静态时序分析在百万门级设计中的应用

前言随着ASIC制造业的日益发展,数百万门级设计和SOC等对于工程师来说再也不止是梦想。显然在这些既庞大又复杂的设计面前。

自动化合成技术解决了功耗过高的问题

我们以硬件和软件的形式来设计用于为明年面市的3G蜂窝电话提供能源的、基于32位RISC微控制器的平台.对这些器件而言,功率是关注的焦点.尽管微控制器件中关键功能块的客户化设计对我们实现最佳的功率、性能和电路板面积设计目标提供了帮助,但对大规模设计来说,特别是随着我们逐步向超深亚微米工艺过渡以及门电路数量的增加,这样做显得过于劳动密集化了.因此,我们已逐渐从半定制化的设计流程转向一种基于合成的方法,以实现设计的自动化,并将EDA解决方案融入低功率管理中.

电路总论

Y99-61803-48 2002067寄存器传送级上的选通时钟自动接人=Automatic in-sertion of gated clocks at register transfer level[会,英]/Raghavan,N.& Akella,V.//Proceedings of the 12thInternational Conference of VLSI Design.—48～54(EZ)同步电路中时钟信号每个周期触发一次,驱动一个大电容。因此,时钟信号成为动态功率损耗的主要来源。本文介绍一种识别电路中寄存器和触发器的方法,使时钟输入由一个控制信号来选通。研制一个复合逻辑电路产生此控制信号,采用一种算法来估计由选通时钟获得的功率节省和与启动逻辑相关的性能衰降。该算法产生的时钟选通逻辑适当地接人原有电路以产生一个低功率的选通时钟电路变型。