一种非二进制权重的高能效比逐次比较型模数转换器

介绍了一种非二进制权重的高能效比逐次比较型模数转换器。该ADC采用了非二进制权重的电容结构以降低工艺失配对性能的影响,极大地减小了总电容的值;使用了自适应时钟来实现每一位的量化,提高了采样频率,并且不需要外界提供高速时钟;采用了注入扰动的最小均方校准算法,用很小的电路代价实现了后台数字校准。本芯片在SMIC 0.13μm工艺上实现,芯片模拟部分核心面积为0.042mm2,数字校准模块面积为0.04mm2,芯片工作在25MHz采样率时功耗为2.8mW,信噪失真比为58.6dB,有效位数为9.5位。

基于增益增强型全差分环形放大器的16位流水线逐次逼近型模数转换器

在高精度流水线逐次逼近型模数转换器(pipelined-SAR ADC)中,需要使用高开环增益的运算放大器来提高闭环级间残差放大器的增益精度。本文提出的环形放大器使用增益增强型输出级提高开环增益和稳定性,可以实现超过90 dB的开环增益,在不采用任何校准技术的情况下可以显著减小级间残差增益误差,满足16位ADC的精度要求。该ADC基于65 nm CMOS工艺设计,芯片面积为0.256 mm^(2)。在25 MS/s的采样速率以及接近奈奎斯特频率输入信号的条件下,所设计的ADC仿真测得的信噪失真比(Signal-to-noise Distortion Ratio, SNDR)和无杂散动态范围(Spurious Free Dynamic Range, SFDR)分别为77.8 dB和96.8 dB,功耗为2.8 mW,品质因数FoMw和FoMs分别为18.0 fJ/con.-step和174.3 d B。

一种基于流水逐次逼近比较方式的模/数转换器

提出了一种新型模数转换方法——流水逐次逼近比较式模数转换法 ,并给出了相应的实验结果。在达到逐次逼近比较 A/D转换器相同转换时间 tc的前提下 ,流水逐次逼近比较式 A/D转换器的 m和 n函数关系等同于逐次逼近比较 A/D转换器 ,而其 tc 和 n的函数关系优于逐次逼近比较 A/D转换器 ,并且比流水式

基于CMOS工艺的10位逐次逼近型模数转换器设计分析

逐次逼近型模数转换器由于性能折衷而得到了广泛的应用。其中,比较器和数模转换器的精度和速度极大地限制了整个系统的性能。因此,具有失配校准功能的比较器是逐次逼近型模数转换器的关键。设计了10bit逐次逼近型模数转换器中的比较器,对比较器的电路结构和工作原理有较详细的论述。

一种Vcm-Based10位16M采样率低功耗逐次逼近型模数转换器

针对无线传感网络中低功耗无线传感器的应用,设计了一种采样速率为16MSPS,精度10bit的全差分超低功耗逐次逼近型模数转换器(SAR ADC).提出一种基于Vcm-Based参考电压的开关切换逻辑,减少DAC模块参考电压开关切换的功耗.同时,DAC电容阵列模块采用分段式结构,单位电容采用优化的MOM电容,有效提高ADC的匹配性和精度;此外采用了双尾电流型动态锁存比较器,实现功耗的最优化.芯片采用CMOS 65nm工艺设计,后仿结果显示在1.2V电源电压及16MSPS采样率下,ADC有效位数达到9.42bit,功耗为140μW,品质因数(FOM)为12.8fJ/Conversion-step.

基于GND采样技术的逐次逼近型模数转换器设计

针对柔性压阻式压力传感器输出信号数字化对功耗和面积的要求,设计了一款低功耗逐次逼近型(SAR)模数转换器(ADC).电路采用了基于GND采样的单调开关切换方案降低DAC开关能耗,并使用了分段电容阵列,在进一步降低切换功耗的同时,还缩减了整体电路的面积开销.此外,电路还设计了两级预放大器来降低动态比较器的噪声和失调,采用动态元件匹配技术(DEM)来提高ADC的线性度.在0.18μm 1P6M CMOS工艺下实现了该ADC的电路设计和版图绘制,芯片内核面积约630μm×575μm,在1.8 V的电源电压下功耗为25.7μW.流片测试结果显示:SAR ADC在250 kHz的采样率下以11 bit输出时,信噪失真比SNDR为65.0 dB,有效位数ENOB为10.51 bit.

逐次逼近型模数转换器的仿真模型

首先分析了构建ADC模型的2个关键环节:如何用数字量函数替代实际的模拟量输入,以及如何构建仿真模型内核。利用线性插值算法实现了环节一,并以逐次逼近型ADC为例,构建了模型的仿真内核。为了更加清晰地表述这种ADC模型的作用,以"有采样保持器"和"无采样保持器"为例,通过实际的ADC模型算例分析了无采样保持器对ADC转换结果的影响,客观表现出这种模型的开放性和广泛适用性。

适用于两级流水线逐次逼近型模数转换器的LMS校准算法(英文)

提出了适用于两级流水线逐次逼近型模数转换器的一种基于最小均方(LMS)算法的数字域校准方法。在对该模数转换器结构中误差来源详尽分析之后,提出的校准算法将各种误差来源视为一些未知的参数,通过注入扰动信号来估计这些未知参数。所提出的校准算法通过一个14位两级流水线逐次逼近型模数转换器的MATLAB的行为级建模得到验证。在满摆幅2.4Vpp、输入信号2Vpp的情况下,蒙特卡洛仿真结果表明校准之后的SNDR值为83.84dB。

一款14位流水线-逐次逼近型模数转换器设计

基于22 nm FDSOI的CMOS工艺设计了一款14位流水线-逐次逼近型模数转换器(Pipeline-SAR ADC),每级流水线中采用了多比较器结构和电容分裂型的数模转换器(CDAC)以实现速度与性能上的折衷,相邻两级之间采用了噪声较小的动态放大器结构,同时通过在后三级流水线各增加一位冗余位来消除比较器失调电压对ADC性能所带来的影响。前仿真结果表明:在电源电压为0.8 V、采样速率为1 GSample/s、输入信号频率约为103.52 MHz、满摆幅为1.6 V的情况下,ADC的有效位数(ENOB)为12.16位,信噪失真比(SNDR)为74.98 dB,无杂散动态范围(SFDR)为86.58 dB,总功耗约为75 mW,面积为0.1849 mm^2。

一款12位5 kS/s逐次逼近型模数转换器的设计

提出了一种模拟域的前台校准技术,据此设计了一款12位精度的模数转换器(ADC)。芯片采用全定制叉指电容来实现电容阵列,并在TSMC 65nm工艺下进行了流片验证。芯片的内核面积仅为0.2 mm2,测试数据显示,在5kHz转换速率时信噪失真比(SNDR)为62dB,无杂散动态范围(SFDR)为76dB,在1.2V电源电压下功耗仅为112nW。

10bit 100MS/s混合型模数转换器

为了提高模数转换器的性能,将全并行模数转换器和逐次逼近型模数转换器相结合,设计了一种混合型模数转换器.为了进一步降低混合型模数转换器的功耗,提出了一种高位电容跳过与复用的开关策略.理论分析表明,相对于合并电容开关策略,提出的开关策略使电容阵列所需的电容总数减少了一半,电平切换功耗降低了81.22%.最后,基于中芯国际0.18μm工艺,对混合型模数转换器进行仿真.当采样频率为100MS/s、输入频率为48.144 531 25MHz的正弦波信号时,输出信号的无杂散波动态范围为75.879dB,有效位数为9.902bit,功耗为2.41mW,品质因数为25.19fJ/conversion-step.仿真结果表明,这种混合型模数转换器利用提出的开关策略能在功耗、速率和面积上实现很好的折中.

12 bit 100 MS/s Flash-SAR混合型模数转换器的设计与实现

文章设计了一款Flash-SAR混合型模数转换器(analog-to-digital converter,ADC),结合了快闪型(flash)ADC与逐次逼近型(successive approximation register,SAR)ADC的优点,具有高速、高精度和低功耗的特点;提出了一种带冗余位数字校准算法,该算法在SAR ADC中添加1 bit冗余位,当第1级Flash ADC带来的误差小于一定的失调电压限度,第2级SAR ADC中的数字校正电路能够将误差校准回来,最终得到正确的数字输出。该ADC采用"3+10"的2级流水线结构,在SMIC 0.18μm互补金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)混合信号工艺下进行仿真,当电源电压为1.8 V,采样频率为100 MHz,输入信号接近Nyquist频率时,通过数字校准,ADC有效位(effective number of bits,ENOB)为10.990,信噪比为67.973 dB,无杂散波动态范围为95.381 dB,仿真结果证明了该算法能够有效提升ADC系统性能。

ADI新一代高精度逐次逼近型模数转换器AD4003和AD4000

ADI近日推出新一代高精度逐次逼近型(SAR)模数转换器(ADC)AD4003和AD4000,以独特的方式将高性能、低功耗、小尺寸和易用性结合于一体。这些集成电路芯片不仅能够确保移动测试和测量仪器在现场持续工作更长时间,同时还能提高测量精度和可重复性。两款新器件有助于开发尺寸更小的仪器,可靠近受测传感器放置,或容纳更多的数据采集通道。具有这些特性的仪器可提高现场测试的效率,降低新产品表征时间相关成本。

用于触摸屏控制电路的低功耗模数转换器设计

为了降低触摸屏控制电路的功耗,本文提出了一种低功耗逐次逼近型模数转换器(SAR ADC)。对该SAR ADC所采用的电容阵列数模转换器(DAC)、比较器和逐次逼近寄存器等进行了研究与设计。首先,基于两级并串耦合电容设计电容阵列DAC结构,并设计配套的参考电平转换方案。接着,设计两级全动态比较器,并分析比较器的工作原理。然后,基于动态逻辑设计低功耗低误码逐次逼近寄存器。最后,基于180nm CMOS工艺,在1V电源电压,200kHz采样频率和96.243kHz输入频率条件下对SAR ADC进行了仿真。仿真结果表明:积分非线性误差(INL)和微分非线性误差(DNL)分别为0.222/-0.203LSB和0.231/-0.184LSB,无杂散动态范围(SFDR)为76.56dB,信噪失真比(SNDR)为61.50dB,有效位(ENOB)为9.92位,功耗为0.464μW,品质因素(FOM)值为2.4fJ/Conv.-step。本文设计的低功耗SAR ADC满足触摸屏控制电路应用要求。

模数转换器的数字校准算法设计与实现

模数转换中逐次逼近型模数转换器,其转换精度主要取决于权电容网络结构中的电容失配误差。本文研究并实现一种数字校准方法,降低模数转换电容失配误差对精度的影响。将模拟信号分两路进行转换,以低速精准的模数转换器为基准,同另一路含误差信号进行比较,通过自适应滤波器滤除误差,降低待校准模数转换器电容失配误差。文章仿真逐次逼近型模数转换器中的电容失配误差,测试表明,数字校准系统可以降低电容失配误差,并得到理想的模数转换结果。

12 bit 100 MS/s Flash-SAR混合模数转换器设计

针对传统逐次逼近型模数转换器(Successive Approximation Register Analog-to-Digital Converter,SAR ADC)采样率和能量效率低等问题,设计了一款快闪型(Flash)与逐次逼近型(SAR)相结合的新型混合架构模数转换器。利用快闪型ADC一个时钟周期内可以转换出多个数字码的优势,提高了ADC的采样率。采用新型混合开关切换策略与分段电容阵列技术相结合提升了ADC的能量效率,减小了版图面积。同时,电路采用预放大动态锁存比较器以降低噪声和失调对ADC性能的影响。采用SMIC 0.11μm工艺后,仿真结果表明,在1.2 V的工作电压下,当采样速率为100 MS/s,输入信号频率为45.04 MHz时,输出信号的信号噪声失真比(Signal-to-Noise-and-Distortion Radio,SNDR)为69.26 dB,无杂散动态范围(Spurious-free Dynamic Range,SFDR)为82.10 dB,有效位数(Effective Numbers of Bits,ENOB)达到11.21 bit,功耗为5.72 mW,版图尺寸为380μm×110μm。

Dither技术在16位奈奎斯特模数转换器中的应用

针对传统随机化(Dither)技术会引入额外噪声、占用转换周期以及缩小量化范围的问题,提出应用于高精度逐次逼近型模数转换器(Successive Approximation Analog to Digital Converter, SAR ADC)的dither新技术。该技术在传统二进制权重的电容型数模转换器(Digital to Analog Converter, DAC)中引入增量式电容阵列,形成混合型电容阵列,并随机化大电容的误差,以削减较大的谐波,且不占用额外量化周期。为验证该dither新技术,利用MATLAB进行仿真,并基于55 nm CMOS工艺,设计了一个16位的二级逐次逼近型模数转换器。仿真结果显示,所设计的ADC使用1.2 V和3.3 V电源供电,在采样速率1.25 MHz,输入信号为107 kHz的条件下,消耗了3.1 mA电流,得到了94.0 dB的信纳失真比(Signal to Noise and Distortion Ratio, SINAD)。

应用于存内计算的模数转换器设计

作为信息转换接口,模数转换器已成为模拟电路不可或缺的部分,广泛用于通信等技术领域,存内计算的兴起,给模数转换器提供了新的应用场景。同时存内计算作为低功耗,高速度的处理单元,对模数转换器的功耗、精度、速度等提出了新的要求。利用Matlab对电路进行初步建模仿真,然后基于SMIC 55nm CMOS工艺设计了一款10bit 50Ms/s的逐次逼近型模数转换器进行验证,仿真结果表明,该款ADC可以得到9.27bit有效位数(ENOB),无杂散动态范围(SFDR)为70dB,功耗仅为0.56mw。

模数转换器电容失配误差的数字校准算法研究与实现

电容失配误差来源于采用了权电容网络结构的内部模块,本研究提出了一种数字校准算法,将模拟信号分成两路进行转换。采用Σ-Δ型模数转换器作为校准过程中的基准信号;通过最小均方自适应滤波器结构将包含误差的转换结果与精确转换结果进行比较。结果表明采用MOS技术的转换器,在转换精度为14至16比特,转换速率为50000次每秒时,能够达到二分之一最低有效位的线性度,较好地消除模数转换结果中的电容失配误差,并得到理想的模数转换结果。

应用于14bit逐次逼近型ADC的前台数字校准算法

介绍了一种应用于14bit逐次逼近型模数转换器(SARADC)的前台数字校准算法。为了减少面积并提高匹配精度,采用了电容阵列式的数模转换器(DAC)架构;为了提高ADC的信噪比,采用了差分输入的结构;而针对电容阵列中电容失配对ADC性能的影响,提出了一种可存储、可对电容误差进行纠正的前台数字算法。使用接近理想的DAC阵列对失配较大的电容阵列进行误差纠正迭代,并通过1024次的累加迭代消除了噪声,得到了真实的电容权重。在校准之后,信噪失真比(SNDR)达到了82.4dB,无杂散动态范围(SFDR)达到了93.0dB。