应用于SAR ADC中逐次逼近寄存器的设计

逐次逼近寄存器(SAR registers)协调DAC(Digital-to-Analog Converter,数模转换器)和比较器共同工作,完成逐次逼近逻辑,在SAR ADC(Successive approximation A/D Converter,逐次逼近型模数转换器)的设计中非常重要。设计了一个应用于5V单电源电压、采样率为1MSPs、12bits、低功耗SAR ADC中的逐次逼近寄存器。通过比较分析逻辑综合和全定制两种方法,选择了全定制方法来实现逐次逼近寄存器,实现功耗、面积的最佳优化。

用于SAR ADC中的双通道逐次逼近寄存器的设计与实现

完成逐次逼近逻辑的逐次逼近寄存器(SAR)在逐次逼近模数转换器(ADC)中的设计相当重要,它控制着整个SAR ADC的正常运行。提出一种新型且结构简单、能在一次AD转换中基于同一组时钟序列信号同时完成两路12 bit数据(即24 bit数据)信号的逐位逼近转换和存储的无冗余码SAR结构。基于CSMC 0.5μm CMOS工艺采用全原理图输入的方法来实现,最大程度地简化了电路结构和面积,效率高且开关功耗可降到最小。

一种基于新型寄存器结构的逐次逼近A/D转换器

介绍了一种10位CMOS逐次逼近型A／D转换器。在25kSPS采样频率以下，根据模拟输入端输入的0～10V模拟信号，通过逐次逼近逻辑，将其转化为10位无极性数字码。转换器的SAR寄存器结构采用了一种新的结构来实现D触发器。该转换器采用3μmCMOS工艺制作，信噪比为49dB，积分非线性为±0．5LSB。

一种逐次逼近寄存器型模数转换器

设计了一种逐次逼近寄存器型模数转换器(SAR ADC)。提出了一种新型全动态钟控比较器结构,消除了比较器的亚稳态误差,解决了ADC输出不稳定的问题,实现了失调和噪声之间良好的折中,提升了ADC的动态性能;设计了一种全新的自举开关,在确保采样保持电路性能的同时提高了其可靠性;提出了一种新颖的正反馈结构的动态逻辑单元,并应用在逐次逼近逻辑电路中,在降低功耗的同时消除了误码问题;改进了共模电平产生电路结构,提高了共模电平的产生速度和稳定性。电路采用0.18μm DB S-BCD工艺设计实现,芯片面积约为360μm×560μm,10 bit分辨率模式下的功耗和信噪失真比(SNRD)分别为21.1μW和58.64 dB。

快速全数字逐次逼近寄存器延时锁定环的设计

全数字延时锁定环在现代超大规模系统芯片集成中具有重要的作用,用于解决时钟偏差和时钟生成问题。传统的全数字逐次逼近寄存器延时锁定环存在谐波锁定、死锁和锁定时间比理论时间长的问题。为此,通过改进逐次逼近寄存器的电路结构,采用可复位数控延时线,设计一种改进型宽范围全数字逐次逼近延时锁定环,以解决谐波锁定和死锁问题。基于中芯国际0.18μm CMOS数字工艺,实现一个6位全数字逐次逼近寄存器延时锁定环。仿真结果表明,最长锁定时间为6个输入时钟周期,验证了所提方法的正确性。

低功耗逐次逼近寄存器模数转换器综述

总结了低功耗逐次逼近寄存器模数转换器代表性技术及解决方案的最新研究进展。这些模数转换器采用的结构包括有采样开关信号泵升结构、电容阵列翻转结构、低功耗比较器结构等。从逐次逼近寄存器模数转换器各模块设计的角度,介绍了各种改进的新技术。介绍了预量化技术和旁路窗技术。这两种技术通过优化电路结构和增加辅助电路,实现模数转换器的低功耗。该综述为设计者了解新的低功耗逐次逼近型模数转换器研究提供了有益参考。

R-C型逐次逼近ADC D/A转换网络功耗模型与仿真

逐次逼近(SAR:Successive Approximation Register)ADC广泛应用于低功耗电路系统,为指导低功耗SAR ADC的设计优化,对其D/A转换网络的功耗进行了建模研究。重点针对适用于中高精度应用的R-C组合型D/A转换网络,基于Matlab工具建立了电容阵列的能耗模型,并结合65 nm CMOS工艺,同时考虑电阻梯的静态功耗以及电容阵列的动态功耗,获得了SAR ADC R-C组合型D/A转换网络的功耗模型,在此基础上,以12-bit SAR ADC为设计实例,在考虑无源器件匹配性的前提下,分别针对"5+7"、"6+6"以及"7+5"三种典型的R-C组合结构进行了功耗仿真和比较,研究结果对低功耗SAR ADC的设计和优化具有重要指导意义。

一种12位电荷再分配逐次逼近型ADC设计与实现

模数转换器(ADC)是信号处理系统中的关键部件。电荷再分配逐次逼近型模数转换器(SAR ADC)由于其高性价比在中速、中高分辨率ADC中得到了广泛应用,然而对于传统的算法和结构,不足以实现高分辨率及低功耗的ADC。阐述了一种12位电荷再分配逐次逼近型ADC电路,采用级联的电容阵列实现电荷再分配逐次逼近型结构,比较器采用5级全差分放大器级联与锁存器组合结构,整体电路易于片上系统集成,通过TSMC 0.25μm CMOS工艺流片,实测结果显示ADC的INL值为±3LSB、DNL值为±1LSB,满足12位分辨率的性能要求。

基于开关运放的低功耗逐次逼近ADC设计

基于UMC 0.18混合信号工艺,设计了一种低功耗逐次逼近ADC,重点考虑了功耗的优化和电路的改进,采用了开关运放技术,降低了传统缓冲器30%左右的能量消耗,同时比较器低功耗的设计也使该ADC节能的优点更加突出,同时比较器采用了失调校准技术,这样就能够满足10 bit精度的要求。在电源电压1.8 V、采样频率100 kHz的条件下,仿真得到该逐次逼近ADC信噪比为61.66 dB,而静态功耗仅为26μW。该设计的芯片版图面积为1 mm×1 mm。

面向高帧率CMOS图像传感器的12位列级全差分SAR/SS ADC设计

针对高帧率CMOS图像传感器的应用需求,提出一种结合逐次逼近型(Successive Approximation Register,SAR)和单斜坡(Single Slope,SS)结构的混合型模拟数字转换器(Analog to Digital Converter,ADC)。该ADC的分辨率为12位,其中SAR ADC实现高6位量化,SS ADC实现低6位量化。该ADC采用了全差分结构消除采样开关的固定失调并减少非线性误差,同时在SAR ADC中采用了异步逻辑电路进一步缩短转换周期。采用110 nm 1P4M CMOS工艺对该电路进行了设计和版图实现,后仿真结果表明,在20 MHz的时钟下,转换周期仅为3.3μs,无杂散动态范围为77.12 dB,信噪失真比为67.38 dB,有效位数为10.90位。

一种16位110 dB无杂散动态范围的低功耗SAR ADC

该文设计了一款16位、转换速率为625 kS/s的逐次逼近寄存器型模数转换器(SAR ADC)。改进的采样保持电路结构,优化了采样线性度和噪声性能。采用分段结构设计电容型数模转换器并使用混合方式的电容切换方案,减小面积和能耗。利用扰动注入技术提升ADC的线性度。比较器采用两级积分型预放大器减小噪声,利用输出失调存储技术及优化的电路设计减小了比较器失调电压和失调校准引入的噪声,优化并提升了比较器速度。芯片采用CMOS 0.18μm工艺设计和流片,ADC核心面积为1.15 mm^(2)。测试结果表明,在1 kHz正弦信号输入下,ADC差分输入峰峰值幅度达8.8 V,信纳比为85.9 dB,无杂散动态范围为110 dB,微分非线性为-0.27/+0.32 LSB,积分非线性为-0.58/+0.53 LSB,功耗为4.31 mW。

高精度低功耗噪声整形SAR ADC设计

针对传统无源有损积分环路滤波器相较于有源无损积分环路滤波器,具有功耗低、电路设计简单等特点,但其噪声传输函数(NTF:Noise Transfer Function)平滑,噪声整形效果较弱的问题,提出了一种无源无损的二阶积分环路滤波器,保留了无源有损积分优点的同时具有良好噪声整形效果。设计了一款分辨率为16 bit、采样率为2 Ms/s的混合架构噪声整形SAR ADC。仿真结果表明,在125 kHz带宽、过采样比为8时,实现了高信号与噪声失真比(SNDR(Signal to Noise and Distortion Ratio)为91.1 dB)、高精度(14.84 bit)和低功耗(285μW)的性能。

一种流水线-逐次逼近型ADC的异步时序控制方法

模数转换器(ADC)在现代信号处理领域发挥着关键作用。综合考虑分辨率、采样速率、功耗等性能指标,流水线-逐次逼近型(Pipeline-SAR)ADC有着明显的优势。提出了一种流水线-逐次逼近型ADC的异步时序逻辑控制方法。该控制方法在传统控制方法的基础上,将ADC工作所需控制信号的产生方式及对电路的控制方式做出了改良,精简不必要的控制信号以提高时间利用效率,并且加入级间握手信号以保证ADC的工作稳定性。该方法运用于14 bit 800 MSample/s Pipeline-SAR ADC中,有效位数(ENOB)可以达到12 bit。

基于CNFET的三值逐次逼近ADC设计

模数转换器(Analog-to-Digital Converter,ADC)是片上集成系统的关键部件,通过对逐次逼近逻辑电路和三值逻辑原理的研究,提出了一种基于碳纳米场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)的三值逐次逼近ADC设计方案。该方案首先控制三值电容阵列的底板电压,逐次逼近其模拟量值,产生由高位到低位的二值信号,然后由编码器将二值转换为三值信号,完成整个转换过程,最后实验证明了所设计的电路逻辑功能正确,并具有明显的高速、低功耗特性。

一种基于蓝牙射频电路可测性设计的8位逐次逼近型ADC

介绍一种基于蓝牙射频电路可测性设计的8位逐次逼近型ADC.该电路的核心由采用rail-to-rail输入的比较器和R-2R网络结构的DAC组成.针对可测性设计的要求,电路结构简单紧凑,功耗低,芯片面积小.同时也提出,基于该ADC的一种适合于蓝牙射频电路的测试方法,通过该方法可以较好地对蓝牙射频电路的功能和性能进行监控和测试.芯片采用TSMC的0.35μm标准CMOS工艺制造,面积仅为0.15mm2.测试结果显示,在3.3V工作电压下,分辨率可达7位,且在高频工作环境下表现出很好的抗干扰特性.

可穿戴脑电监测系统的低功耗逐次逼近型模数转换器设计

基于TSMC 180 nm芯片工艺,设计了一个用于可穿戴脑电监测的10位低功耗逐次逼近型模数转换器(SAR ADC)。为了有效降低DAC电容阵列的切换功耗,采用新型差分DAC电容阵列,并使用单调开关切换方式。比较器采用两级动态比较器,在提高效率的同时也降低功耗及噪声。针对脑电信号的特点,采用栅压自举开关实现高线性的采样。后仿真结果表明:在1.8 V供电电压、40 kS/s采样率下,这款SAR ADC的功耗仅为2.4μW,其有效位数(ENOB)为9.68 bit,无杂散动态范围(SFDR)为70.6 dB,优值为73.1 fJ/(conv-step),设计的SAR ADC适用于可穿戴脑电监测设备。

一种带片上校准的16 bit两级逐次逼近型ADC

为实现16 bit的同步模数转换器(ADC),提出了一种基于电阻比例增益的级间残差放大器(RA)的两级逐次逼近型(SAR)ADC。第一级ADC(STGADC1)的剩余电压由RA放大,再由第二级ADC(STGADC2)采样和量化。采用片上一次性校准用于处理电容式数模转换器(CDAC)和RA中的非理想特性。STGADC1、STGADC2内部和两级之间均采用冗余。校准后,该ADC在测量中实现了88 dB的信噪比(SNR)、87.5 dB的信噪失真比(SNDR)和-96 dB的总谐波失真(THD)。测量的微分非线性(DNL)和积分非线性(INL)分别为-0.66/+0.82 LSB和-1.98/+1.84 LSB。电路采用180 nm CMOS工艺流片,芯片面积0.69 mm^(2),供电电压为5 V/1.8 V,功耗为3 mW。

基于分段电容阵列的改进型逐次逼近型ADC

为缩短高速模数转换器(ADC)中高位(MSB)电容建立时间以及减小功耗,提出了一种基于分段式电容阵列的改进型逐次逼近型(SAR)ADC结构,通过翻转小电容阵列代替翻转大电容阵列以产生高位数字码,并利用180 nm CMOS工艺实现和验证了此ADC结构。该结构一方面可以缩短产生高位数码字过程中的转换时间,提高量化速度;另一方面其可以延长大电容的稳定时间,减小参考电压的负载。通过缩小比较器输入对管的面积以减小寄生电容带来的误差,提升高位数字码的准确度。同时,利用一次性校准技术减小比较器的失配电压。最终,采用180 nm CMOS工艺实现该10 bit SAR ADC,以验证该改进型结构。结果表明,在1.8 V电源电压、780μW功耗、有电路噪声和电容失配情况下,该改进型SAR ADC得到了58.0 dB的信噪失真比(SNDR)。

Maxim Integrated 18位逐次逼近墅ADC节约电路板空间70％

Maxim Integrated推出业内尺寸最小的12引脚、18位逐次逼近型模／数转换器MAX11156。MAX11156在微型3mmx3mmTDFN封装中集成了内部基准和基准缓冲器，节省至少70％的电路板空间。