R-C型逐次逼近ADC D/A转换网络功耗模型与仿真

逐次逼近(SAR:Successive Approximation Register)ADC广泛应用于低功耗电路系统,为指导低功耗SAR ADC的设计优化,对其D/A转换网络的功耗进行了建模研究。重点针对适用于中高精度应用的R-C组合型D/A转换网络,基于Matlab工具建立了电容阵列的能耗模型,并结合65 nm CMOS工艺,同时考虑电阻梯的静态功耗以及电容阵列的动态功耗,获得了SAR ADC R-C组合型D/A转换网络的功耗模型,在此基础上,以12-bit SAR ADC为设计实例,在考虑无源器件匹配性的前提下,分别针对"5+7"、"6+6"以及"7+5"三种典型的R-C组合结构进行了功耗仿真和比较,研究结果对低功耗SAR ADC的设计和优化具有重要指导意义。

基于开关运放的低功耗逐次逼近ADC设计

基于UMC 0.18混合信号工艺,设计了一种低功耗逐次逼近ADC,重点考虑了功耗的优化和电路的改进,采用了开关运放技术,降低了传统缓冲器30%左右的能量消耗,同时比较器低功耗的设计也使该ADC节能的优点更加突出,同时比较器采用了失调校准技术,这样就能够满足10 bit精度的要求。在电源电压1.8 V、采样频率100 kHz的条件下,仿真得到该逐次逼近ADC信噪比为61.66 dB,而静态功耗仅为26μW。该设计的芯片版图面积为1 mm×1 mm。

逐次逼近A/D转换器综述

从逐次逼近A/D转换器(SA-A/D)的工作原理出发,分别对其核心模块D/A转换器和比较器进行了讨论。SA-A/D转换器中的D/A转换器可分为电压定标、电流定标和电荷定标三种,重点分析了三种目前应用较多的并行电容、分段电容和RC混合结构。SA-A/D转换器中的比较器可分为运放结构比较器和锁存(latch)比较器,实际常常使用这两种结构级联的高速高精度比较器,并配合失调校准技术,达到较高精度。最后,简要总结了SA-A/D转换器的研究现状,阐述了其在精度、速度和功耗三个方面的发展状况。

一种R-C-R组合式12位逐次逼近A/D转换器

采用一种R-C-R组合式逐次逼近A/D转换方法,基于UMC 90 nm CMOS工艺设计了一种12位1兆赫兹采样频率的逐次逼近型A/D转换器.在电路设计上,通过复用两段式电阻梯结构,有效地降低了系统对电容阵列的匹配性要求.在版图设计方面,采用了特殊的电阻梯版图设计方法来减小连接电阻的失配影响,并采用金属叉指电容来提高工艺兼容性以减小工艺成本.在3.3 V模拟电源电压和1.0 V数字电源电压下,测得微分非线性为0.78最低有效位.当采样速率为1兆采样点每秒,输入信号频率为10 kHz时,测得的有效位数为10.3,包括输出驱动在内,功耗不足10 mW.整个转换器的有源面积小于0.31 mm2,符合嵌入式片上系统的应用要求.

一种基于新型寄存器结构的逐次逼近A/D转换器

介绍了一种10位CMOS逐次逼近型A／D转换器。在25kSPS采样频率以下，根据模拟输入端输入的0～10V模拟信号，通过逐次逼近逻辑，将其转化为10位无极性数字码。转换器的SAR寄存器结构采用了一种新的结构来实现D触发器。该转换器采用3μmCMOS工艺制作，信噪比为49dB，积分非线性为±0．5LSB。

逐次逼近ADC无源器件的匹配性与高层次模型

对逐次逼近A/D转换器的无源器件匹配性进行了研究.基于理论分析,明确了电荷再分配结构、电压等比例缩放结构以及混合结构等几种典型逐次逼近A/D转换器对无源器件网络匹配性的具体要求,并利用Matlab工具,通过建立逐次逼近A/D转换器无源器件匹配性高层次模型对理论分析结果进行了验证.在此基础上提出了一种基于单位电容缩放的新型电荷再分配结构,在不提高无源器件匹配性要求的前提下,利用单位电容取代原有缩放电容并增加一定的时序控制,有效地解决了传统电容缩放结构中缩放电容工艺实现困难以及对寄生电容敏感的问题,适合片上系统的嵌入式应用.

16位逐次逼近A/D转换器熔丝误差修调技术

提出了一种提高16位逐次逼近(SAR)A/D转换器精度的熔丝误差修调技术。该技术用于提高A/D转换器内部核心模块—16位DAC的精度,从而达到提高整个A/D转换器精度的目的。电路采用标准CMOS工艺流片。测试结果显示,熔丝误差修调后,常温下,电路的INL为2.5 LSB,SNR为88.8 dB,零点误差EZ为1.1 LSB;修调后,A/D转换器有效位数ENOB从12.56位提高到14.46位。

一种2.5V1-MS/s 12位逐次逼近A/D转换器

设计了一种低功耗、中速中精度的单端输入逐次逼近A/D转换器,用于微处理器外围接口。其D/A转换器采用分段电容阵列结构,有利于版图匹配,节省了芯片面积;比较器使用三级前置放大器加锁存器的多级结构,应用了失调校准技术;控制电路协调模拟电路完成逐次逼近的工作过程,并且可以控制整个芯片进入下电模式。整个芯片使用UMC 0.18μm混合模式CMOS工艺设计制造,芯片面积1 400μm×1 030μm。仿真结果显示,设计的逐次逼近A/D转换器可以在2.5 V电压下达到12位精度和1 MS/s采样速率,模拟部分功耗仅为1 mW。

一种用于逐次逼近ADC的低电压高准确度比较器

设计了一种用于逐次逼近结构ADC中的低电压比较器,比较器由前置开关预放器和动态锁存器组成。前置放大器完成对输入信号进行放大,其高增益提高了比较器的准确度,动态锁存器的正反馈提高了比较器的速度。采用了0.6μm CMOS工艺设计,工作于2.5 V单电源电压,通过详细的电路原理分析和软件SMATSPICE的仿真,得到的分析和仿真结果说明该比较器具有速度快、准确度高、功耗小的特点,适用于逐次逼近结构中的低电压模数转换器。

一种电荷再分布的逐次逼近AD转换器设计

设计了一种电荷再分布逐次逼近AD转换器电路。通过引入耦合电容CS,整个电容阵列只需要128个单位电容C,相比直接使用二进制加权电容阵列,节省了近97%的单位电容数量。选用Charted 0.35μm Mix Signal,3.3V工艺模型进行设计,仿真结果表明,转换器的分辨率LSB=0.6m V,能够达到12位转换精度。

一种电容阵列结构的10位8通道1MS/s逐次逼近AD转换器

设计了一种用于多电源SoC的10位8通道1MS/s逐次逼近结构AD转换器。为提高ADC精度,DAC采用改进的分段电容阵列结构。为降低功耗,比较器使用了反相器阈值电压量化器,在模拟输入信号的量化过程中减少静态功耗产生。电平转换器将低电压数字逻辑信号提升为高电平模拟信号。采用UMC 55nm 1P6M数字CMOS工艺上流片验证设计。测试结果表明,当采样频率为1 MS/s、输入信号频率为10 kHz正弦信号情况下,该ADC模块在3.3 V模拟电源电压和1.0 V数字电源电压下,具有最大微分非线性为0.5LSB,最大积分非线性为1LSB。测得的SFDR为75 dB,有效分辨率ENOB为9.27位。

12位逐次逼近A/D转换器的研究与应用

介绍了12位模/数转换器AD1674的结构,着重分析了它的转换原理及工作模式以及在瑞萨微控制器系统中的应用。

18位高速低有效位积分非线性逐次逼近ADC芯片AD7678

AD7678是具有18位高采样率低最低有效位积分非线性的逐次逼近型模数转换器。该器件具有无误码的18位精度分辨率,无传输延迟的逐次逼近型结构使得 AD7678不论是转换精度还是转换速度均能满足很多情况下的性能要求。特有的并行(18,16或是8位总线)和串行两种接口方式可兼容5V与3V电压, 从而使AD7678与主机通信更加方便。文章给出了AD7678的主要性能。

逐次逼近A／D变换器和D／A变换器

逐次逼近Ａ／Ｄ变换器和Ｄ／Ａ变换器洪志良（复旦大学电子工程系，上海，２００４３３）ｌ引言逐次逼近Ａ／Ｄ变换器是最早采用的Ａ／Ｄ变换技术，由于它对工艺技术的要求不苛刻，使用硬件少，早期就被用于较高精度Ａ／Ｄ变换器的集成中。逐次近似Ａ／Ｄ变换不用额外的工...

基于动态元件匹配技术的改进逐次逼近ADC设计

介绍了一种低功耗、中等速度、中等精度的改进逐次逼近ADC,用于DSP的外围接口中。其中DAC采用分段电容阵列结构,节省了芯片面积,其高三位使用了动态元件匹配技术,改善了ADC的性能。比较器采用四级预放大器和Latch串联构成,并且使用了失调校准技术。数字电路采用全定制设计,辅助模拟电路完成逐次逼近过程,并且能够使ADC进入省电模式。芯片使用UMC0.18μm混合信号CMOS工艺制造,版图面积2.2mm×1.5mm。后仿真结果显示,ADC可以在1.8V电压下达到12bit精度,速度1MS/s,整个芯片的功耗为2.6mW。

一种基于电流输出DAC的逐次逼近A/D转换器

设计了一种12位逐次逼近A/D转换器。该A/D转换器具有四种信号输入范围,利用电阻网络使不同量程的模拟输入与内部DAC输出范围保持一致,从而使用相同的比较器和基准实现对不同范围输入信号的A/D转换;采用一种新型分段电流源结构,利用电流信号实现内部DAC及逐次比较功能。该电路采用2μm LC^2MOS工艺实现,其积分线性误差(INL)和微分线性误差(DNL)为±1/2 LSB,最大转换时间为12μs。

基于CNFET的三值逐次逼近ADC设计

模数转换器(Analog-to-Digital Converter,ADC)是片上集成系统的关键部件,通过对逐次逼近逻辑电路和三值逻辑原理的研究,提出了一种基于碳纳米场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)的三值逐次逼近ADC设计方案。该方案首先控制三值电容阵列的底板电压,逐次逼近其模拟量值,产生由高位到低位的二值信号,然后由编码器将二值转换为三值信号,完成整个转换过程,最后实验证明了所设计的电路逻辑功能正确,并具有明显的高速、低功耗特性。

一种10位120MS/s逐次逼近A/D转换器

基于SMIC 65nm CMOS工艺,设计了一种10位120 MS/s逐次逼近A/D转换器。电路为1.2V电源供电,采用基于单调转换方式的改进型低功耗D/A电容阵列,相比于传统电容阵列,功耗降低了91%。采用一级动态预放大加一级动态锁存器的动态比较器,以降低功耗和提高速度。设计了与电容阵列工作方式相结合的异步逻辑控制电路,以降低外部时钟设计难度,并在控制功耗的前提下提高速度。Spectre仿真验证结果表明,在采样频率为120 MHz,输入信号频率为60 MHz时,SFDR达到81.07dB,有效位数大于9位,具有良好的动态性能。电路整体功耗约为600μW。

逐次逼近ADC主要结构分析

集成电路工艺尺寸的减小伴随着SoC电源电压的下降,使得数字电路辅助模拟信号处理成为SoC发展的一种趋势,这也突显了A/D转换器的重要性。A/D转换器主要有全并行、两步式、流水线、逐次逼近(SAR:SuccessiveApproximation-Register)以及Sigma-Delta等结构类型。其中,逐次逼近ADC具有低功耗、小尺寸、易集成等优点,备受SoC系统的"青睐"。本文将重点介绍SARADC的工作原理。