面向FPGA的16位加法器优化设计研究

加法器是数字系统中的一个重要部件,在FPGA中设计加法器时如何提高多位加法器的运算速度是一个关键问题。根据FPGA逻辑单元的特点,并利用单片设计中富裕的逻辑单元构建出并行设计,能够有效地缩短最长路径的运算级数。通过对16位加法器的设计,从“串行设计”方案到“逐级分解进位选择”方案,依次研究了16位加法器的FPGA优化设计过程。研究结果表明,逐级分解进位选择与串行设计相比,虽然FPGA逻辑单元的使用量由31个增加到66个,增加了1.13倍,但信号的最长路径由16级运算缩短为5级运算,减少了68.75%,性能大为提高。