FPGA通用开关盒层次化建模与优化

国际上权威的通用布局布线工具(Versatile Place and Route tool,VPR)所支持的开关盒(Switch Box,SB)结构限定在Disjoint,Wilton和Universal3种类型,并且通道内同种类型的互连线必须相邻排列。针对这两个约束,该文提出了FPGA(Field Programmable Gate Array)层次化通用开关盒模型,可涵盖FPGA中的任意开关盒结构,并基于这种模型,提出了具有更高布通率的新型开关盒结构JSB(Joint Switch Box,JSB),与Disjoint,Wilton和Universal结构相比,布通率分别提高了10.1%,3.3%和4.6%;还通过优化分布FPGA中互连线,大幅度减小了电路延时,在相同工艺参数和相同开关盒的条件下,比VPR的布线时延关键路径平均缩短了10.4%。

基于VPR的FPGA布局算法的改进

通过在原模拟退火算法中加入回火过程对原算法进行优化,同时,减小内循环次数用于弥补回火导致的布局时间增量.回火过程用于寻找"被遗漏"的最优解.结果表明新算法利于跳出局部最优"陷阱",进一步搜索最优解,具体体现在改进后的算法不但能够保证布局质量,而且缩减了布局时间,同时,布线时间与电路关键路径延时得到不同程度的改善.