逻辑堆与树排序

树排序算法是堆排序算法的变体，本文给出了逻辑堆的结构并将其应用于树排序算法中使得树排序算法的最坏复杂度由原来的４ｎｌｏｇｎ＋Ｏ（ｎ）降低到２ｎｌｏｇｎ＋Ｏ（ｎｌｏｇｌｏｇｎ）＋Ｏ（ｎ），接近于最优堆排序算法（复杂度为ｎｌｏｇｎ＋ｎｌｏｇｌｏｇｎ＋Ｏ（ｎ），并且对几乎已有序的输入，算法的复杂度为Ｏ（ｎｌｏｇｌｏｇｎ），这在ｎ＜２１８的实际应用中基本保持了原树排序算法的优势．

CANDU-6型重水堆停堆棒控制逻辑的故障分析与改进

停堆棒控制逻辑是用于停堆棒的提棒、插棒、棒位显示和在顶部停堆棒的棒数显示等功能,本文对停堆棒棒位显示漂移故障及棒到顶信号与一号停堆系统的停堆棒就位指示不一致的故障的产生原因进行了详细地分析,并采取有针对性的改进措施,提高停堆棒控制逻辑的可靠性。

电站停堆逻辑分析

电站停堆逻辑十分重要,其有别于其他控制系统的逻辑实现方法.本文将针对某平台的停堆特点做简要解析.

3D IC系统架构概述

随着芯片制造工艺接近物理极限,使用多Die堆叠的三维集成电路(3D IC)已经成为延续摩尔定律的最佳途径之一。利用3D IC将芯片垂直堆叠集成,可以极大程度降低互联长度,提升互联带宽。详细介绍了一些常见的3D IC系统架构方案,说明了使用不同3D架构对于整体芯片系统在性能、功耗等方面的优势,也列举了在物理实现、封装测试、工艺能力等方面的挑战。最后综述了一些业内使用3D IC的典型产品,并介绍了这些产品的系统架构、典型参数、适用领域,以及使用3D IC后给产品带来的竞争力提升情况。针对业界现状,认为应该把握机遇,不惧挑战,实现弯道超车。

基于HITOC DK与3DIC Integrity的3DIC芯片物理设计

使用了Cadence 3DIC Integrity工具,并结合芯盟特有的HITOC(Heterogeneous Integration Technology On Chip)Design Kit,进行了3DIC(3D异构集成)逻辑堆叠逻辑类型芯片的后端实现。项目中对于Cadence 3DIC Integrity工具中的proto seeds(即最小分布单元)进行了拆分、分布、定义等方面的研究优化;并且对于顶层电源规划与Hybrid Bonding bump间的布线排列进行了算法优化,在不影响电源网络强壮性的情况下尽可能多地获得Hybrid Bonding bump数量,从而增加了top die与bottom die间的端口数。最终结果显示,在与传统2D芯片实现的PPA(性能、功耗、面积)对比中,本实验获得了频率提升12%、面积减少11.2%、功耗减少2.5%的收益。