一种改进的大数逻辑译码算法

大数逻辑译码算法的突出优点是实现非常简单,但其纠错能力不强。该文提出了一种改进方法,除利用接收矢量中正确码元提供的信息外,还利用了错误码元提供的信息。改进算法遵循码字错误概率最小和码元错误概率最小两种最佳译码准则,实现了最小距离译码。理论分析和仿真结果均表明改进算法可有效提高纠错能力。

TETRA中Reed-Muller码的大数逻辑译码方法

TETRA数字集群移动通信系统的物理层协议中采用了缩短Reed-Muller(RM)码,它与经典RM码的差异极大,无法采用Reed大数逻辑译码算法.根据正交校验矩阵的特点,提出了一种一般线性分组码的正交校验矩阵的穷举搜索算法.使用该算法搜索了缩短RM码的正交校验矩阵,对搜索速度进行了分析.证明了该码是两步完全可正交码,给出了它的Massey大数逻辑译码方法.仿真结果表明,无论是硬判决还是软判决,该译码方法的纠错性能都优于伴随式译码方法.

Reed-Muller码的大数逻辑译码及其与Viterbi算法的比较

文章首先介绍了Reed-Muller码的发展历史,以及构造其生成矩阵的特殊方法,从而对Reed-Muller进行编码。其次,重点讨论了Reed-Muller码的大数逻辑译码,这是一种适用于Reed-Muller码的简单又有效的译码方法,并举例进行了详细地阐述。Viterbi算法广泛应用于分组码、卷积码的译码,考虑到它的最优译码特性,文章运用Viterbi算法对ReedMuller码进行译码,将其性能与大数逻辑译码进行比较。由于Reed-Muller码的网格图比较复杂,文章提出一种方法,通过将线性分组码的生成矩阵转换成面向网格的形式,减少了网格图的状态数,从而降低了Viterbi译码的复杂性。

准正交L步大数逻辑译码法

本文把准正交一步大数逻辑译码推广为准正交L步大数逻辑译码,该方法放宽了对码的正交特性的要求。文中给出了码准正交于错误数字集合的定义、准正交L步大数逻辑译码的基本思想及通用译码器框图和译码方法,并以汉明码为例讨论了这种译码方法。结果表明,这种译码方法可拓宽大数逻辑译码法的应用范围,简化译码设备,具有一定实用意义。

-种改进的Reed-Muller码软判决大数逻辑译码算法

研究了Reed-Muller码的大数逻辑译码算法,针对RM码大数逻辑译码算法对最高阶信息比特的糾错性能不足的缺点,提出了一种改进的软判决大数逻辑译码算法。对最高阶信息比特使用和积算法,对其它低阶信息比特使用软判决大数逻辑译码算法。仿真结果表明,提出的算法有效提高了RM码的糾错能力。

基于可靠度差值特征的自适应判决多元LDPC译码算法

利用变量节点符号可靠度在迭代过程中的分布特征,提出了一种基于可靠度差值特征的自适应判决多元低密度奇偶校验(Low Density Parity Check, LDPC)译码算法。整个迭代过程划分为两个阶段,针对不同阶段节点可靠度的差值特征分别采用不同的判决策略:前期阶段,采用传统的基于最大可靠度的判决策略;后期阶段,根据最大、次大可靠度之间的差值特征,设计自适应的码元符号判决策略。仿真结果表明,所提算法在相当的译码复杂度前提下,能获得0.15~0.4 dB的性能增益。同时,对于列重较小的LDPC码,具有更低的译码错误平层。

专用字符集译码逻辑的程序优化设计

提出了一种组合逻辑译码电路优化设计的基本原则 ,给出了基于该优化设计原则的程序设计所涉及的关键数据结构和算法 ,并利用现有中小规模译码驱动电路 744 8系列芯片和门电路等实现了工程实践中需要的特殊字符集译码优化设计的参考电路 .

基于信噪比的变门限大数逻辑译码

日本数字电视ISDB标准中采用的是(273,191)差集循环码,采用改进的变门限大数逻辑译码,但这种方法在信噪比较低时具有较高的译码误指示率。为改善译码性能,该文基于(273,191)差集循环码分析了产生这种缺陷的原因,提出了一种基于信噪比的变门限大数逻辑译码方法,并对其进行了仿真比较。结果表明,改进后的算法在中低信噪比时以少量的性能损失大幅降低了更为重要的误指示率。

一类一步多数逻辑可译码的广义汉明重量谱

线性码的广义汉明重量谱描述了码在第二类窃密信道中传输的密码学特征。该文针对一类循环码—在仿射置换群之下不变的一步多数逻辑可译码的广义汉明重量谱进行了研究,提出了该类码的重量谱的估计方法,并通过实例作了说明。

基于目标波形与逻辑编-译码的多电平变流器通用调制算法

考虑到传统的多电平变流器调制算法不能简单应用于各种新型多电平变流器拓扑结构,提出了基于目标波形与逻辑编-译码的多电平变流器通用调制算法。该算法首先确定与实际变流器电平数相同的等价变流器和目标波形,再通过编-译码确定原始工作波形和实际工作波形的逻辑关系,使实际变流器获得与目标波形一致的输出波形。以混合级联多电平变流器为例,对该调制算法进行了理论分析、仿真和试验验证。仿真和试验结果表明基于目标波形与逻辑编-译码的多电平变流器通用调制算法,具有不依赖于具体拓扑结构的通用性,算法简单且容易实现,适用于各种结构的多电平变流器。

低密度奇偶校验码的低复杂度迭代译码算法

迭代大数逻辑(iterative majority-logic decoding,IMLGD)译码算法是低密度奇偶校验(low-density parity-check,LDPC)码的一类重要的迭代译码算法。相对LDPC码基于置信传播准则的译码算法,IMLGD译码算法的复杂度有所降低,但是性能有所下降。针对这一问题,提出了一种修正迭代大数逻辑译码算法(modified iterative majority-logic decoding,MIMLGD)。该算法利用校验方程的置信度对译码迭代过程中的各比特外信息进行修正。仿真结果表明,提出的MIMLGD译码算法相对于原始迭代大数逻辑译码算法在同样信噪比下具有更低的误比特率。此外,该算法保持了IMLGD译码算法的低复杂度特征,并且避免了对于特定的码搜索修正因子的过程,具有良好的通用性,是实际应用的良好选择。

一种适用于大数逻辑可译LDPC码的自适应译码算法

大数逻辑可译低密度奇偶校验(LDPC)码是一类具有较大列重的码,针对此类特殊的LDPC码,提出了一种基于整数可靠度的低复杂度自适应译码算法。在译码的过程中,算法对每个校验节点分别引入不同的自适应修正因子对外信息进行修正。仿真表明提出的自适应译码算法的性能与和积译码算法的性能相当,在误码率(BER)约为10-5时两种算法性能之间仅有0.1 d B的差异。所提算法具有复杂度低、可并行操作、全整数的信息传递等优点,十分有利于工程实现。

一种有效的FG-LDPC译码方法

基于有限几何低密度奇偶校验码(FG-LDPC)译码性能、复杂度和时延,提出了一种混合比特翻转(BF)和大数逻辑译码(MLG)的译码方法.在比特翻转译码过程中,提出了一种有效度量相关校验可靠性的方法.经过BF迭代译码后,再由MLG译码.译码过程不涉及浮点运算,降低了复杂度,减小了时延.仿真表明,新的译码方法比原有加权比特翻转(WBF)算法性能提高了0.3 dB.

卷积码的译码方法分析

为了在实际中更好地利用卷积码的优异性能,文章从应用角度出发,对卷积码的译码方法进行了分析,给出了在不同的情况下,如何利用各种译码方法,得到理论性能和实际应用的最佳结合。同时对维特比译码算法中量度值的计算提出了一种改进算法,该改进算法有效地提高了卷积码的译码速度。

码率为2／3的大数逻辑可译二进制突发错误纠错码

采用构造码率为１／２的大数逻辑可译二进制突发错误纠错码的方法，提出了构造码率为２／３的（３ｍ，２ｍ）大数逻辑可译二进制突发错误纠错码，该码能够纠正所有长度小于等于ｂ（６＝［３（ｍ－１＋ｈ）／（１２＋ｈ）］，其中ｈ＝［（ｍ－１）１２／１２］）的闭环突发错误模式。

WCDMA系统中TFCI的优化译码算法

WCDMA系统重要优势之一是支持多速率和多业务,使不同传输速率的信道复用到一个编码复合传输信道(CCTrCH)上,传输格式组合指示(TFCI)至关重要。文章对正常模式码字的编码和经典大数逻辑译码算法进行研究,根据TFCI编码特点,给出一种最大相关和大数逻辑译码相结合的译码算法,该算法能降低TFCI的误码率,是一种简单有效的方法。

卷积码译码中的一种比特序列同步识别方法

从理论出发,推导出一种在卷积译码中所必须的比特序列同步识别方法,并给出了一种具体实现,针对该实现方法从理论上做了性能分折。

基于多元软可靠度的LDPC译码研究

与二元LDPC(low-density parity-check,LDPC)码相比多元LDPC码具有一些优势,但它们的译码复杂度高是实现过程中的一个重大挑战。根据多元LDPC码存在的这个问题,提出了基于迭代软可靠度的比例逻辑截断机制算法,该算法仅涉及有限域加法和乘法以及整数运算,并且它可将变量节点划分为处理和非处理节点两部分,在迭代过程中只有部分变量节点参与实际的信息处理,因此具有较低的译码复杂度。通过与ISRB、IISRB及RS-IISRB算法进行仿真对比试验,所提算法具有更好的性能。由于该算法纠错性能好、复杂度较低的优点使其在无线通信与光通信等领域有更广泛的应用。

新型CMOS大数逻辑门电路的设计

一步大数逻辑可译码(One-Step Majority Logic Decodable,OS-MLD)可用来促进存储器恢复单粒子翻转引起的软错误.其中,大数逻辑门(Majority Logic Gate,MLG)在译码电路中起着非常重要的作用,然而目前已提出的MLG电路需要极大的硬件开销.针对这一问题,本文提出一种新型MLG电路,该电路由PMOS管构成的上拉网络、NMOS管构成的下拉网络以及一个反相器构成.利用Cadence软件进行仿真验证可知,该电路不仅能够实现正常的大数逻辑功能,在功耗、延时、面积等性能指标方面也均优于现有的电路结构.同时,将所设计的MLG应用到OS-MLD中,结果表明,所提出的MLG对于该编码应用是有效的.