基于FPGA的动态部分可重构智能I/O接口设计与实现

由ASIC芯片实现的总线接口中,存在装备计算机配置冗杂、软硬件升级不灵活、芯片垄断和停产、体积功耗瓶颈日趋明显等问题。为此,基于Xilinx公司的ZYNQ-7000系列现场可编程门阵列,设计部分可重构的智能I/O接口。采用可编程片上系统技术,基于Vivado2014.4和Peta Linux开发环境和开发工具,以RS232,RS422,CAN总线接口为例,通过TCP/IP网络数据包切换总线接口配置指令,动态切换对应的局部比特流文件,以按需通信方式实现各接口的实际配置。仿真实验结果表明,部分可重构技术与片上系统技术的结合使得产品设计流程更加灵活,可降低产品对硬件的依赖度和更新换代的成本,减小资源和功耗的消耗,在一定程度上提升产品的安全性及可靠性。

动态部分可重构系统空闲资源全集管理研究

可重构系统兼具了传统处理器的灵活性和接近于ASIC的计算速度,FPGA的动态部分重构能够实现计算和重构操作的同时进行,使系统能够动态地改变任务的运行。在动态部分可重构系统中,高效的空闲资源管理策略对系统整体性起着非常重要的作用。提出了一种基于单向栈的算法来寻找最大空闲矩形(MFR)。利用可重构计算单元的不同M值进出单向栈来找到所有最大空闲矩形。通过实验表明,算法通过使用单向栈与算法优化,有效地提高了查找空闲资源全集的性能。

FPGA动态部分可重构技术概述

可重构计算是一种新的计算结构,它将通用处理器和专用集成电路的优点结合起来,具有灵活、高效的特点。FPGA的动态部分可重构是指在系统运行中对FPGA的部分逻辑资源实现动态的功能变换,从而提高数字系统集成度、增强灵活性、提升容错能力,同时降低成本和功耗。本文主要介绍FPGA动态部分可重构的原理以及实现动态部分可重构的方法,并着重分析4种常用的实现方法;介绍FPGA动态部分可重构技术目前在国内外的最新发展和应用;对FPGA动态部分可重构的未来研究发展方向做简单介绍。

一种面向部分可重构结构的配置空间搜索方法

研究了配置序列对部分可重构系统性能的影响,提出了在部分可重构系统配置空间中搜索最优配置序列的算法.在应用算法分割成多个任务的前提下,通过建立部分可重构系统任务执行模型,给出了任务在系统上执行代价的目标函数.根据部分可重构系统中,任务执行和配置可重叠的特性,给出了配置切换代价计算方法.在此基础上,设计了基于动态规划的配置空间搜索算法,算法可在O(nm2)(n为任务数,m为每个任务最大可选配置数)时间内搜索出执行代价最小的配置序列.结果表明,合理选择配置序列可有效提高算法在部分可重构系统上执行的效率.

动态部分可重构方法在SDRAM控制器中的应用

动态部分可重构方法应用于FPGA系统设计中,充分利用了FPGA芯片提供的可重配置功能,减小了FPGA芯片的配置时间。通过对可重构方法的研究,提出了基于模块化动态可重构方法应用到SDRAM控制器设计中,给出了重构流程,并对实验结果进行了分析。该方法提高了FPGA芯片的利用率,有效地提高了可重配置计算系统的整体性能。

一种针对动态部分可重构SoC软硬件划分的高效MILP模型

异构片上系统(System-on-Chip,SoC)在同一芯片上集成了多种类型的处理器,在处理能力、尺寸、重量、功耗等各方面有较大优势,因此在很多领域得到了应用。具有动态部分可重构特性的SoC(Dynamic Partial Reconfigurability SoC,DPR-SoC)是异构SoC的一种重要类型,这种系统兼具了软件的灵活性和硬件的高效性。此类系统的设计通常涉及到软硬件协同问题,其中如何进行应用的软硬件划分是保证系统实时性的关键技术。DPR-SoC中的软硬件划分问题可归类为组合优化问题,问题目标是获得调度长度最短的调度方案,包括任务映射、排序和定时。混合整数线性规划(Mixed Integer Linear Programming,MILP)是求解组合优化问题的一种有效方法;然而,将具体问题建模为MILP模型是求解问题的关键一环,不同建模方式对问题求解时间有重要影响。已有针对DPR-SoC软硬件划分问题的MILP模型存在大量变量和约束方程,对问题求解时间产生了不利影响;此外,其假设条件过多,使得求解结果与实际应用不符。针对这些问题,提出了一种新颖的MILP模型,其极大地降低了模型复杂度,提高了求解结果与实际应用的符合度。将应用建模成DAG图,并使用整数线性规划求解工具对问题进行求解。大量求解结果表明,新的模型能够有效地降低模型复杂度,缩短求解时间;并且随着问题规模的增大,所提模型在求解时间上的优势表现得更加显著。

一种基于模拟退火的动态部分可重构系统划分-调度联合优化算法

基于FPGA的动态部分可重构(Dynamically Partially Reconfigurable,DPR)技术因在处理效率、功耗等方面具有优势,在高性能计算领域得到广泛应用。DPR系统中的重构区域划分和任务调度决定了整个系统的性能,因此如何对DPR系统的逻辑资源划分和调度问题进行建模,并设计高效的求解算法是保证系统性能的关键。在建立划分和调度模型的基础上,设计了基于模拟退火(Simulated Annealing,SA)的DPR系统划分-调度联合优化算法,用于优化重构区域的划分方案和任务调度。文中提出了一种新型新解产生方法,可有效跳过不可行解及较差解,加快了对解空间的搜索并提高了算法的收敛速度。实验结果表明,与混合整数线性规划(Mixed Integral Linear Programming,MILP)和IS-k两种算法相比,提出的基于SA的算法的时间复杂度更低;且针对大规模应用,该算法能够在较短的时间内获得较好的划分与调度结果。

一种面向动态部分可重构片上系统的列表式软硬件划分算法

并行计算是提高系统资源利用率的重要手段,越来越多的多处理器片上系统通过集成具有不同功能特点的处理器来满足不同计算任务的需求。具备动态部分可重构特性的异构多处理器片上系统(Dynamic Partial Reconfiguration-Heteroge-neous Multiprocessor Systems-on-Chip, DPR-HMPSoC)因其并行性好、计算效率高而被广泛使用,而低复杂度和高求解性能的软硬件划分算法是充分发挥其计算性能优势的重要保证。已有的相关软硬件划分算法时间复杂度高,且对DPR-HMPSoC平台的支撑不足。针对上述问题,首先提出了一种列表启发式软硬件划分与调度算法,其通过构建基于任务优先级的调度列表,完成任务的调度、映射、FPGA动态部分可重构区域划分等一系列操作;接着给出了软件应用建模、计算平台建模及所提算法的详细设计方案。仿真实验结果表明,所提算法与混合整数线性规划(Mixed Integral Linear Programming, MILP)和蚁群优化(Ant Colony Optimization, ACO)算法相比,可有效减少求解时间,且时间优势与任务规模成正比;在调度长度方面,所提算法的平均性能提升了约10%。

软错误缓解动态部分可重构的抗单粒子方案

随着基于静态随机存储器(static random-access memory,SRAM)型现场可编程门阵列(field programmable gate array,FPGA)广泛应用于航空航天领域,太空辐照环境下FPGA产生单粒子翻转(single event upset, SEU)问题的概率日益提高,从而导致FPGA出现单粒子闩锁现象引起功能紊乱。针对该问题,基于SRAM型FPGA的架构诱发SEU机理分析,对传统三模冗余(triple module redundancy, TMR)的方案进行改进,设计一种逻辑上采用TMR进行备份、系统上采用软错误算法缓解执行,同时采用局部纠错和动态可重构的方法进行抑制的方案。皮秒激光注入试验结果显示,采用所提供方案的FPGA较传统方案试验电流平稳,验证了该方案可以有效对SEU进行抑制。

基于聚类分区算法的FPGA高效动态部分可重构设计

当前基于现场可编程门阵列(FPGA)的动态部分可重构设计已经成为实现硬件加速的最热门方法之一,但分区的方法直接影响可重构区域面积和重配置时间。因此,研究将可重构系统划分为许多可重构模块(RMs),并分配到FPGA上的可重构区域(RRs)的方法具有重要意义。在分析和评价现有分区技术的重构时间和区域面积利用率的基础上,提出了一种新的动态部分可重构方案。该方法基于图形聚类算法对分区过程进行优化,自动寻找最优分区方案,并在重配置过程中实现了可重构区域之间走线的动态连接,最终实现重构时间和区域面积的同时优化,与Vipin算法方案相比,该设计方案的重配置时间减少了约10%,可重构面积减少了约18.5%。

一种适于动态部分可重构的NoC结构

提出了一种适用于动态部分可重构系统的NoC结构,它的主要优点是通信效率高和可扩展性好.为适应动态部分重构,NoC不仅传输普通数据,而且传输配置位流数据.NoC将每个资源节点作为一个配置区域,在网络数据包中加入类型域以区分普通数据与配置数据,并相应地将网络接口分为普通接口与配置接口.采用ModelSim对随机均匀分布模式进行了仿真测试,得出所设计网络的最高吞吐率为0.40flit·cycle-1·IP-1.为了验证系统的有效性,通过在Xilinx Virtex4xc4vsx35-10芯片上构建原型系统进行实验.结果表明,系统能在50MHz上正常工作.

基于FPGA部分动态可重构的信号解调系统的实现

针对调制样式在不同环境下的变化,采用了FPGA部分动态可重构的新方法,通过对不同调制样式信号的解调模块的动态加载,来实现了不同环境下针对不同调制样式的解调。这种方式比传统的设计方式具有更高的灵活性、可扩展性,并减低了成本和功耗。该设计方案同时也介绍了FPGA部分动态可重构的概念和特点,可以对其它通信信号处理系统设计提供一定的参考。

支持动态可重构的软/硬件统一多线程编程模型

针对可重构系统中的数据流驱动应用,提出支持动态可重构的软/硬件统一多线程编程模型SHUMDR及其层次化实现.通过硬件线程接口设计、操作系统内核扩展,便于设计人员以统一的线程视图描述应用的软硬件划分.以数据加密/解密为例进行测试的结果表明,统一线程抽象带来的时间开销和空间资源占用率较小,该模型在探索编程灵活性的同时,能够有效地兼顾硬件的效率.

基于动态可重构的FFT处理器的设计与实现

提出了一种基于局部动态可重构(DPR)的新型可重构FFT处理器。相比传统的FFT设计,该设计方法在重构时间上得到了很大改进,同时,处理器能够动态地添加或移除重构单元。采用新颖的FFT控制算法,使得可重构部分面积很小。该处理器结构在Xilinx Viirtex2p系列FPGA上进行了综合及后仿真。较之Xilinx IPcore,其运算效率明显提高,而且还实现了IP核所不具备的动态可重构性。

动态可重构技术浅述

动态可重构技术可以利用可重配置硬件的灵活性,使可重配置硬件不同时刻完成不同的功能。分析表明,通过对可重配置硬件的复用进而扩大硬件的等效规模,可以节省硬件资源的面积、输入/输出管脚和系统的功耗等。研究了动态可重构技术包含的内容,讨论了动态可重构系统设计过程中需要考虑的问题并描述了其发展趋势。

面向可重构计算系统的模块映射算法

为消除重构时间对可重构计算系统性能的影响,针对多重构模块,提出一种基于动态部分可重构技术的顺序型应用程序模块映射算法。利用动态可重构技术的高效性和灵活性,通过隐藏重构时间,达到减少程序执行时间和提高系统性能的目的。基于JPEG编码测试实例的实验结果表明,运用该算法实现的模块映射方案其程序执行速度是软件实现方式的3.31倍,是硬件方式的2.59倍。

基于EAPR的局部动态自重构系统的实现

在早期获取部分可重构EAPR(Early Access Partial Reconfiguration)方法的基础上,研究实现局部动态自重构系统的方法和流程。设计的系统有两个可重构区域,每个区域有两个重构模块,利用Virtex-4上集成的PowerPC硬核微处理器控制内部配置访问端口ICAP(Internal Configuration Access Port)完成自重构。通过在Xilinx ML403开发板上进行验证,实现了系统的自重构功能。系统对部分资源的分时复用提高了系统的资源利用率,高的配置速率缩短了系统的配置时间。

一种面向分组密码的粗粒度可重构阵列及AES算法映射

为了开发具有一定灵活性的高性能低功耗分组密码处理器,提出了一种粗粒度可重构阵列架构BCORE.在对分组密码算法进行分析的基础上,在阵列中集成了必要的功能单元和互连,并可以由称为动态部分可重构的配置控制机制在运行时进行配置.分别用非流水线和流水线方式在可重构阵列上映射了AES算法.在流水线方式时利用了动态部分可重构能力以提高性能.仿真和综合结果表明最高吞吐率接近2.5Gb/s,与其他平台的对比表明粗粒度可重构阵列在实现AES算法时平衡了性能、灵活性和实现效率.

机载嵌入式动态可重构计算机设计

动态可重构技术在降低机载嵌入式计算机的体积、重量和功耗方面有巨大的潜力。分析机载应用环境对嵌入式计算机的要求,探讨部分可重构和软件可编程重构两种动态可重构方法,并针对机载嵌入式计算机的需求,从硬件资源利用率、系统灵活性和系统可维护性等方面详细分析比较了两种动态可重构方法。基于部分可重构方法,提出了一种高性能、高灵活的体系结构,有效提高了系统资源利用率,具有深远的军事应用前景。

基于FPGA的多处理器片上系统运行时软硬件重构

可重构系统可以根据应用程序运行时的需要动态地选择不同配置硬件加速方案。动态可重构多处理器片上系统是一种面向多种应用/标准之间资源共享、减少能源损耗和提升系统性能(专用DSP或者定制协处理器)的有效方法。提出一种根据应用不同需求进行动态软硬件重构的方法。