一种3级流水线wallace树压缩器的硬件设计

本文提出了一种针对32位浮点乘法运算的三级流水线wallace树压缩器。首先设计出4-2和3-2压缩器,然后由其构成wallace树结构的压缩器,在部分积整个压缩过程中,采用三级流水线,大大提高了浮点运算中尾数处理的速度。该压缩器采用了模块化设计,并用VHDL进行了描述,使用了modelsimXEII5.6a仿真软件进行了波形仿真,并用synplify/synplifypro综合工具比较了由两种不同4-2压缩单元所构成的wallace树压缩器的综合结果,选出最佳的一种。此压缩器已作为一个压缩模块,用在32位浮点乘法器的软核设计中,得到了很好的结果。

一种快速浮点乘法单元的设计与实现

以自主设计的图形处理单元(Graphic Processing Unit,GPU)所需求的浮点乘法处理能力为目标,设计并实现了6级全流水线的单精度浮点乘法器,其部分积生成采用修正的Booth编码算法,部分积压缩采用4-2和3-2混合Wallace树结构。使用Synopsys的VCS完成待测设计的功能验证,使用Design Complier工具在0.13um工艺库下实现设计综合,可以达到2.7Gflops的处理速度,符合图形处理器的要求。

基于优化电路的高性能乘法器设计

为了提高二进制乘法器的速度并降低其功耗,在乘法器的部分积产生模块采用了改进的基4Booth编码和部分积产生电路并在部分积压缩模块应用了7∶3压缩器电路,设计并实现了一种高性能的33×28二进制乘法器.在TSMC 90 nm工艺和0.9 V工作电压下,仿真结果与Synopsys公司module compiler生成的乘法器相比,部分积产生电路速度提高34%,7∶3压缩器和其他压缩器的结合使用减少了约一级全加器的延时,整体乘法器速度提高约17.7%.

基于FPGA的高速流水线浮点乘法器设计

设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中。

一种高性能乘法器生成器的设计

全新的基于全定制传输门结构42压缩高性能乘法生成器能根据用户输入自动产生并行乘法器的Verilog代码,并对WallaceTree的连线进行了优化.最后在末级加法器阶段,生成器能根据到达的时延不同自动选择不同加法器最优的分段.在设计某些乘法器时生成器产生的代码综合结果在面积增加10%～20%左右时比Synopsys Design Ware库里相应的乘法器快5%～9%左右.

一种高速模（2n-2p-1）乘法器的设计

结合余数系统以及模乘法器本身的特点,一种高速的模（2^n-2^p-1）乘法器被提出。得益于剩余范围的扩展和新型的部分积压缩树的采用,该设计相较于传统的模乘法器在关键路径上减少了一个长度为2n的加法器且避免了此类Booth编码模乘法器中复杂的负数修正问题。在90 nm工艺下的综合结果表明,该模乘（2^n-2^p-1）乘法器相较当前的模（2^n-2^p-1）乘法器有10.4%到49%的延迟性能提升。