基于改进的Booth编码和Wallace树的乘法器优化设计

针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压缩器相结合的新型Wallace树压缩结构,将17个部分积压缩为2个部分积只需经过10级异或门延时,有效地提高了乘法运算的速度。设计使用FPGA开发板进行测试,并采用基于SMIC 0.18μm的标准单元工艺进行综合,综合结果显示芯片面积为0.1127 mm^2,关键路径延时为3.4 ns。实验结果表明,改进后的乘法器既减少了关键路径延时,又缩小了版图面积。

一种新颖的可重组乘法器设计

乘法器是数字信号处理和媒体处理中应用最多,硬件面积最大的执行部件。文章提出了一种新颖的可重组乘法器的设计方法,并与常规的可重组乘法器结构进行了比较。可重组乘法器可以通过控制分别完成32位、16位及8位乘法。

一种基于改进基4 Booth算法和Wallace树结构的乘法器设计

以实现25×18位带符号快速数字乘法器为目标,采用改进的基4Booth算法以3位编码产生部分积,优化最低位产生电路,使用统一的操作扩展各部分积符号位,相比于传统方法提高了阵列规则性、节省了芯片面积;用传输门构成基本压缩器,并在此基础上优化实现高阶压缩器,进而组成一个Wallace树结构,同时将9组部分积压缩为2组,使电路仅需3级压缩、关键路径延迟时间为8个异或门延迟,有效地提高了压缩效率和降低了关键路径延迟时间。采用GF28nmCMOS工艺,以全定制流程设计,版图面积为0.0112mm^2,仿真环境标准电压1.0V、温度25℃、最高工作时钟频率1.0GHz,系统的功耗频率比为3.52mW/GHz,关键路径延时为636ps,组合逻辑路径旁路寄存器的绝对延时为1.67ns。