部分耗尽SOI晶体管电离辐射损伤的物理模型

从氧化层俘获空穴和质子诱导界面态形成的物理机制出发,建立部分耗尽SOI器件总剂量辐射诱导的氧化层陷阱电荷和界面态物理模型,模型可以很好地描述辐射诱导氧化层陷阱电荷和界面态与辐射剂量的关系,并从实验上对上述模型结果给予验证.结果表明,在实验采用的辐射剂量范围内,辐射诱导产生的氧化物陷阱电荷与辐射剂量满足负指数关系.模型中如果考虑空穴的退火效应,可以更好地反映高剂量辐照下的效应;辐射诱导产生的界面态与辐射剂量成正比例关系.

部分耗尽异质环栅场效应晶体管阈值电压模型

为抑制短沟道效应和解决载流子传输效率低的问题,提出了部分耗尽异质环栅金属氧化物半导体场效应晶体管(MOSFET)结构(DMSG),并建立了器件的表面电势和阈值电压解析模型。异质环栅由两种具有不同功函数的材料无缝拼接形成,能在沟道中产生电场峰值,降低漏端电场,并屏蔽漏压对最小表面势的影响。通过为沟道耗尽层各区建立柱坐标下电势泊松方程和相应的边界条件方程,采用径向抛物线近似对偏微分方程进行降维和解析求解技术,获得了DMSG结构的解析模型。仿真结果表明,与传统的部分耗尽环栅器件相比,DMSG结构载流子传输效率高,短沟道效应、漏致势垒降低效应和热载流子效应抑制能力强;所建解析模型与数值仿真软件的相对误差小于5%。

0.5μm部分耗尽SOI NMOSFET热载流子可靠性研究

对0.5μm部分耗尽SOI NMOSFET热载流子的可靠性进行了研究。在Vds=5V,Vgs=2.1V的条件下,加电1 000s后,宽长比为4/0.5的部分耗尽SOI H型栅NMOSFET的前栅阈值电压的漂移(ΔVt/Vt)和跨导的退化(Δgm/gm)分别为0.23%和2.98%。以器件最大跨导gm退化10%时所对应的时间作为器件寿命,依据幸运电子模型,0.5μm部分耗尽SOI NMOSFET寿命可达16.82年。

0.35μm部分耗尽SOI NMOSFET的总剂量辐射效应与偏置状态的关系

研究了深亚微米部分耗尽型SOI NMOSFET的抗总剂量辐射特性,主要讨论不同偏置状态对器件抗总剂量辐射性能的影响及其原因。通过器件模拟发现,辐射过程中的不同偏置状态使器件的电场分布差异很大,而器件埋层中俘获空穴的分布与电场密切相关,进而对器件产生不同的影响。模拟结果表明,器件在关态偏置下,背沟道附近陷获电荷密度最高,引起的阈值电压负向漂移和泄漏电流最大,即该偏置状态为浮体器件抗总剂量辐射的最劣偏置状态。

部分耗尽SOI静态存储器位线电路的研究

对部分耗尽SOICMOS静态存储器的位线电路进行了模拟和研究,详细分析了BJT效应对SRAM写操作过程的影响,给出了BJT效应在SRAM写操作过程的最坏条件和最好条件下存储单元门管的瞬态泄漏电流的模拟结果;在详细分析BJT效应影响的基础上,对“FirstCycle”效应进行了全面的研究。结果表明,“FirstCycle”效应对写操作影响较大;研究了位线电容负载对存储单元门管体电位的依赖。最后,给出了研究结果。

部分耗尽SOI MOSFETs中翘曲效应的温度模型

提出了一种部分耗尽SOI MOSFETs器件翘曲效应的一个温度模型。详细地分析了漏电流在不同温度下的导通机制。总的电流由两部分组成：一部分是上MOS的电流，另一部分是由下部的寄生三极管电流。漏电流的突然增加来源于浮体区电势的增加。在本模型还分析了浮体电势、阈值电压与温度的变化关系。

部分耗尽型SOI CMOS模拟电路设计研究

介绍了部分耗尽型 SOI MOS 器件浮体状态下的 Kink 效应及对模拟电路的影响。阐述了 4 种常用体接触方式及其他消除部分耗尽型 SOI MOS 器件 Kink 效应的工艺方法,同时给出了部分耗尽型 SOIM O S F E T 工作在浮体状态下时模拟电路的设计方法。

质子辐照对130nm部分耗尽SOI MOS器件栅氧经时击穿可靠性的影响

利用10 MeV质子对130nm部分耗尽SOI MOS器件进行辐照,测试了在不同辐照吸收剂量下,器件的辐射诱导泄漏电流和栅氧经时击穿寿命等参数,分析了质子辐照对器件TDDB可靠性的影响。结果表明:质子辐照器件时,在Si-SiO_2界面产生的界面陷阱电荷,增加了电子跃迁的势垒高度,减少了电荷向栅极的注入,减小了器件的RILC,增加了器件的TDDB寿命。

部分耗尽0.8μm SOI CMOS工艺P+源漏电阻实验设计

文章对部分耗尽0.8μm SOI CMOS工艺源漏电阻产生影响的四个主要因素采用二水平全因子实验设计[1],分析结果表明在注入能量、剂量、束流和硅膜厚度因素中,硅膜厚度显著影响P+源漏电阻,当顶层硅膜厚度充分时,P+源漏电阻工艺窗口大。实验指出注入能量未处于合理的范围,导致源漏电阻工艺窗口不足,影响0.8μm SOI工艺成品率。通过实验优化后部分耗尽0.8μm SOI CMOS工艺P+源漏电阻达到小于200Ω/□,工艺能力显著提高到Ppk>2.01水平,充分满足部分耗尽0.8μm SOICMOS工艺P+源漏电阻需求。

全耗尽SOI器件源/漏区抬升结构的形成（英文）

介绍了在全耗尽绝缘体上硅(FDSOI)结构上,通过在SOI表面外延生长形成金属氧化物半导体场效应晶体管(MOSFET)源/漏区抬升结构的方法。研究了不同的工艺参数对外延生长的影响,从而在合适的掺杂浓度下得到均匀的外延生长形貌。提出了两种新的途径来控制SOI的厚度:采用一种新的方法生长垫氧层,以及在源漏区外延生长前,在衬底外延生长硅薄膜层,从而补偿工艺导致的SOI损耗。这两种新的方法使SOI厚度增加了约5 nm。工艺优化后的FDSOI器件沟道厚度约为6 nm,源漏外延层厚度为20~30 nm。最后,阐述了外延成分对器件电学性能的影响。

能节省90％电力的新型晶体管

日前，日本冲电气工业株式会社成功开发出了针对超低耗电流的新型结构晶体管SOI—CMOS，开辟了采用非掺杂式架构和非交迭型结构的全耗尽型SOI晶体管的先河。

电离辐射中SOI MOSFETs的背栅异常kink效应研究

采用10keVX射线研究了部分耗尽SOIMOSFETs的总剂量辐射效应.实验结果显示,在整个辐射剂量范围内,前栅特性保持良好;而nMOSFET和pMOSFET的背栅对数Id-Vg2曲线中同时出现了异常kink效应.分析表明电离辐射在埋氧/顶层硅(BOX/SOI)界面处产生的界面态陷阱是导致异常kink效应产生的原因.基于MEDICI的二维器件模拟结果进一步验证了这个结论.

辐射加固SOI工艺FPGA的设计与验证

进行了一款辐射加固SRAM基VS1000 FPGA的设计与验证。该芯片包含196个逻辑模块、56个IO模块、若干布线通道模块及编程电路模块等。每个逻辑模块由2个基于多模式4输入查找表的逻辑单元组成,相对传统的4输入查找表,其逻辑密度可以提高12%;采用编程点直接寻址的编程电路,为FPGA提供了灵活的部分配置功能;通过对编程点的完全体接触提高了全芯片的抗辐射能力。VS1000 FPGA基于中电集团第58所0.5μm部分耗尽SOI工艺进行辐射加固设计并流片,样片的辐照试验表明,其抗总剂量水平达到1.0×105rad(Si),瞬态剂量率水平超过1.5×1011rad(Si)/s,抗中子注量水平超过1.0×1014n/cm2。

130nm PDSOI DTMOS体延迟研究

研究了基于IBM 8RF 130 nm工艺部分耗尽绝缘体上Si(PDSOI)动态阈值晶体管(DTMOS)体电阻、体电容以及体电阻和体电容乘积(体延迟)随Si膜厚度和器件宽度的变化。结果表明,Si膜厚度减小会导致体阻增大、体电容减小,但是体电阻和体电容的乘积却明显增大。Si膜厚度从200 nm减小到80 nm,体延迟增加将近两个数量级。器件宽度增加使得体电阻和体电容都明显增大,DTMOS电路延迟也因此指数递增。推导出了PDSOI DTMOS的延迟模型,为SOI DTMOS器件设计提供了参考。

基于PDSOI单粒子翻转物理机制的SPICE模型研究

通过研究半导体器件单粒子翻转的物理机制,利用Synopsys TCAD工具对基于中国科学院微电子所开发的0.35μm部分耗尽SOI器件进行单粒子翻转的模拟,讨论了器件模拟物理模型的选择,验证了理论分析的正确性,并对重离子撞击引起的瞬态电流过程进行分析.分析表明单粒子翻转存在两个放电阶段,第一阶段过量电子漂移扩散电流组成激增电流部分;第二阶段部分耗尽SOI器件寄生三极管放电机制以及过量空穴放电机制引起的缓慢电流放电"尾部".结合激增电流的物理意义,提出合理的数学模型,推导出描述此电流的一维解析解;对于缓慢衰减的"尾部"电流,提出子电路模型,并基于SPICE三极管模型进行参数提取,着重讨论了单粒子翻转的敏感参数.最后给出了以反相器为例的SPICE模拟与TCAD模拟在瞬态电流,输出节点电荷收集,LET阈值的对比结果,验证了SPICE模型的合理性和精确性.

90 nm PDSOI MOSFET热阻研究

对90 nm PDSOI MOSFET的热阻进行了提取与研究。以H型栅MOSFET为研究对象,将源体二极管作为温度敏感器,通过测量源体结电流与器件温度的关系以及源体结电流与器件功率的关系,获得MOS器件功率与器件温度的关系,从而获取MOS器件热阻值。实验结果表明,该工艺下PMOS器件的热阻比NMOS器件大,其原因是PMOS体区掺杂浓度比NMOS高,而掺杂浓度越高,导热性越差,热阻就越大;H型栅器件的归一化热阻随沟道宽度的增加而增大,其原因是随着沟道宽度的增加,体引出区域对器件导热的贡献变小;热阻随环境温度的上升而减小,其原因是二氧化硅埋氧层的导热率随温度的升高而增大。

SOI和体硅MOSFET大信号非准静态效应比较研究

研究了全耗尽SOI、部分耗尽SOI和体硅NMOS器件中源、漏、栅和衬底电流的非准静态现象。研究表明,在相同的结构参数下,体硅器件的非准静态效应最强,PDSOI次之,FDSOI最弱。指出了沟道源、漏端反型时间和反型程度的不同是造成非准静态效应的内在原因。最后提出临界升压时间的概念,以此对非准静态效应进行定量表征,深入研究器件结构参数对非准静态效应的影响规律。结果显示,通过缩短沟道长度、降低沟道掺杂浓度、减小硅膜厚度和栅氧厚度、提高埋氧层厚度等手段,可以弱化SOI射频MOS器件中的非准静态效应。

SOI SRAM测试研究

SOI(绝缘体上硅)静态存储器与用传统体硅技术制备的SRAM有着不同的特性,在测试SOI SRAM时需要考虑其特有的故障模型。基于读写过程中影响比较显著的浮体效应和寄生双极管效应的讨论,分析了部分耗尽SOI SRAM的设计和测试考虑,并提出了相应的测试码。

晶体管、MOS器件

Y2000-62422-22 0103672低功率射频应用中部分耗尽与全耗尽绝缘体上硅MOS 场效应晶体管的比较=Comparison between fully-and partially-depleted SOI MOSFET’s for low-power ra-dio-frequency application[会.英]/Rozeau,O.& Jo-maah,J.//1999 IEEE International SOI ConferenceProceedings.—22～23(EC)Y2000-62422-24 0103673绝缘体上硅动态阈值电压 MOS(DTMOS)晶体管高频特性=High frequency characterization of SOI