基于SiGe BiCMOS工艺的8 GS/s采样保持电路

为实现数字通信对高速模数转换器的要求,基于0.18μm SiGe BiCMOS工艺提出了一款8 GS/s采样率、6 bit的采样保持电路。电路采用全差分开环结构,利用射极跟随型采样开关实现了电路高采样率。采样开关中采用晶体管线性补偿技术,有效地提高了采样保持电路的线性度。输出缓冲电路采用级联结构实现高线性度,并提高了电路的驱动能力。测试结果发现,在采样模式下单端输入信号频率4 GHz、采样时钟频率8 GHz条件下,有效位数为5.4 bit,无杂散动态范围为37.6 dB,总谐波失真为37.5 dB,总功耗为450 mW,芯片尺寸为0.68 mm×0.68 mm。

基于0.18μm CMOS工艺的低功耗采样保持电路

基于0.18μm CMOS工艺设计了一款用于ADC前端的采样保持电路,电路采用输入缓冲器-采样开关-输出缓冲器三级结构实现。为提高采样保持电路的保持平稳度,设计了信号馈通和时钟馈通消除结构。为改善频率响应,设计了无源负反馈结构并研究了器件参数对电路性能的影响。仿真结果表明,该馈通消除结构能够提升保持阶段的平稳度,负反馈可将增益提升36 dB。该电路在800 MS/s采样率、122.6 MHz正弦波输入条件下,增益为0 dB,3 dB带宽为1 GHz,信号失真比为48 dB,有效位数为7.7 bit。最终版图面积为202μm×195μm,功耗为37.22 mW,实现了低功耗的设计目标。

考虑AGC采样保持特性的时滞电力系统频率稳定性分析

电力系统的自动发电控制(automaticgeneration control,AGC)是典型的采样控制系统,具有调节周期长、通信延迟显著的特点。基于单区域负荷频率控制(load frequency control,LFC)系统,该文提出一种适用于考虑AGC采样保持特性的时滞电力系统频率稳定性分析方法。首先利用零阶保持器建立考虑AGC采样保持特性的LFC连续–采样混合系统模型;然后利用切比雪夫离散化方法处理模型中的时滞变量,基于函数空间方法建立等值的离散化系统;随后提出基于离散化系统特征值的稳定性判据。为说明考虑AGC采样保持特性的必要性,该文还建立了忽略AGC采样保持特性和用零阶保持器连续传递函数建模的LFC连续系统模型,通过比较不同模型的时滞稳定裕度说明不同建模方法的保守冒进程度。最后通过时滞稳定裕度上的时频域仿真分析验证所提稳定性分析方法的准确性。

一种40 GSa/s超宽带采样保持电路

基于0.7μm的InP双异质结双极晶体管(DHBT)工艺设计了一种超高速宽带采样保持电路。输入缓冲器采用Cherry-Hooper结构有效提升了电路的增益和带宽。时钟缓冲器采用多级Cascode结构提升时钟信号的带宽。芯片面积1.40 mm×0.98 mm,总功耗小于1.1 W。测试结果表明:电路可以在40 GSa/s采样速率下正常工作。电路的-3 dB带宽在采样态为24 GHz,在采样保持态为19 GHz。在采样保持态,当输入4 GHz、-6 dBm信号时,电路的总谐波失真(THD)低于-41.5 dBc,有效位数(ENOB)相当于6.6。时域测试波形在本文也有呈现。

基于采样保持原理的高精度电导率检测电路

文中设计了一种基于采样保持原理的高精度量程自适应电导率检测电路,以双极性交流方波作为激励信号源,通过采样保持的方法对电导池两端的交流电压及流经电导池的交流电流信号差分化并进行采集,同时使用铂电阻作为温度传感器对测量得到的电导率进行温度补偿。双极性交流方波激励信号有效降低了交流正弦信号作为激励源时电极电容效应和极化效应所引起的误差,差分式采样保持电路减少了外界环境变化引起的电路噪声,量程自适应电路保证了电导率测量的宽量程,通过上述方法弥补了传统电导率测量电路定量程、测量范围窄、精度低的缺点。测试结果表明:文中设计的电导率测量电路测量范围为0.1~40 000μS/cm,重复性误差小于1%,测量基线噪声小于0.25 nS/cm。

基于采样保持器与模数转换器的逻辑设计

随着现代通信对信号传输速度与精度要求的不断提升,以模数转换器进行信号采集的传统信号采集系统已无法完全满足现代通信日益增长的需求,进而可能使整个信号传输产生明显的误差,影响信号质量。因此,致力于改进传统信号采集系统,在传统的信号采集系统中加入采样保持器,将输出的信号保持一段时间后发送至模数转换器,使得模数转换器前端采集到的信号不会因采样保持器前端输入信号的改变而改变。此外,在逻辑中采用状态机设计,通过判断模数转换器采集状态,实现对采样保持器状态的改变与前端输入信号的切换。实验仿真结果表明,提出的采集系统的逻辑设计在信号采集的速度与精度上有了明显的提高。

160Msps双通道时间交织的采样保持电路设计

阐述一种双通道时间交织采样保持电路的设计,它是基于电源电压3.3V,0.13μm CMOS工艺,应用于12位160Msps双通道时间交织流水线模数转换器(ADC)中,改善型栅压自举开关被设计用来实现高的线性度。仿真结果表明,当采样速率为160Msps时,有效位数达到14.86bit,电源电流为17.3mA,无杂散动态范围达到96.2dB。

基于采样保持器的滤波电路研究

研究和探讨了基于采样保持器的滤波电路———采样保持滤波SHF电路,即利用采样保持器的采样保持特性,对某些特定波形模拟信号进行滤波处理。理论分析表明,这种SHF电路是可行的;实验仿真也证实,相对于传统的有源RC滤波电路,这种SHF电路具有更优异的处理效果。SHF电路结构在一定程度上解决了有源RC滤波电路对某些特定信号处理不足的问题。

核脉冲高速高精度峰值采样保持电路的研究

高性能峰值S/H电路是核脉冲高速高精度采集系统的关键。从准高斯波形出发,从理论上导出了核脉冲峰值S/H电路的孔径时间与脉冲成形时间的关系及ADC转换速度与脉冲计数率的关系。分析了常用脉冲峰值S/H电路的性能,给出了峰值S/H电路设计的一般原则。最后介绍了基于PKD01芯片焦化塔双能γ射线液位测量仪峰值保持器的设计。

高频磁场检测中采样保持器的设计及其性能分析

磁共振耦合无线电能传输技术是当前电能传输领域的前沿课题,该技术通过高频磁共振耦合实现电能传输,高频磁场是其实现电能无线传输的媒介。收发线圈间的互感耦合系数直接影响着系统的传输效率和传输距离。空间磁场强度同步检测是准确分析互感耦合系数最直接的方法。高速、宽频带的采样保持器是实现空间高频磁场强度同步检测的关键。从采样保持器的原理出发,详细分析了采样保持器内放大器的不同工作模式和电容的材质对采样保持电路性能的影响,探讨了空间高频磁场信号的特性及其对采样保持器的要求。在此基础上,设计了一种高速采样保值器,并通过实验对其在不同模式下的性能做了详细分析。

新结构高速高精度采样保持放大器的研究

理论分析表明,带采样/保持(S/H)的采样系统的输入信号最高频率fmax不仅受限于尼奎斯特采样定理,还受限于S/H的孔径时间tAP或孔径抖动时间tAJ。为了减小S/H的捕捉时间tAC和跌落变化率(drooprate),提出了一种新结构S/H电路,该电路获得了高达40ns的孔径时间和10ns的孔径抖动时间。

12位50 MHz流水线ADC采样保持电路实现

对采样保持电路进行研究,对增益提高的运算放大器进行2阶系统模拟,得到最佳设计参数;提出一种栅压自举开关电路结构;设计了一个用于12位50 MHz流水线A/D转换器的采样保持电路。采用SMIC 0.35 μm混合CMOS工艺,对整个A/D转换器进行实现。测试结果表明,采样保持电路完全满足设计要求。

一种高性能14位采样保持电路

设计了一种应用于流水线型模数转换器的14位100MHz采样保持电路,并在电路设计中,提出了一种改进型的栅压自举采样开关电路。在不增加电路复杂性的情况下,栅压自举采样开关电路可以有效地增加采样开关管的开启时间和关断时间,以及电路的可靠性。采样保持电路采用电容翻转式结构,以及采用增益提高的全差分折叠式共源共栅跨导放大器来实现。采用SMIC1.8V/3.3V0.18μm 1P6M CMOS工艺对电路进行设计与仿真。仿真结果显示,在10.009765MHz输入信号,100 MHz工作频率下,输出信号的无杂散动态范围(SFDR)为95.9dB,与传统自举开关相比,提高了16.3dB。

一种运用于高速ADC的采样保持电路设计

设计了一种用于Pipelined ADCs中的前置采样保持电路。从理论上推导了12bit、100MHz的模数转换器对采样保持电路各个子电路的性能指标要求,按此要求设计了增益增强型运放、自举开关等子电路。基于SMIC0.13μm,3.3V工艺,Spectre仿真结果表明,在采样频率为100MS/s,输入信号频率为9.7656M时实现了81.9dB的信噪失真比(SINAD)和13.3位的有效位数(ENOB),无杂散动态范围(SFDR)可达94.9dB,功耗仅为24mW。输入直到奈奎斯特频率,仍能保持81.5dB的信噪失真比和13.2位的有效位数,SFDR可达到92.67dB。

低电压低功耗CMOS采样保持电路

设计了一个用于流水线型模数转换器的低压采样保持电路。为降低采保电路中运放的功耗,本文采用了增益补偿的采样保持电路结构,从而用简单的低增益运放达到高精度的效果,并从运放输出建立时间的角度对其输入电流进行优化。为了提高精度,降低采样开关的电阻并减小非线性误差,设计了信号相关自举电压控制的开关。仿真结果表明在1.8V的电源电压下,达到10bit的精度和50Mbit的采样率,整个采保电路的功耗仅为2.3mW。

一种模数转换器的采样保持/增益减法电路设计

文章介绍了一种适用于算法型流水线模数转换器(PipelineADC)的CMOS全差分采样保持/减法增益电路的设计。该电路的工作电压为3V,在70MHz的采样频率下可达到10位以上的精度;调节型共源共栅运算放大器可在不增加更多的级联器件的情况下就可以获得很高的增益及很大的输出阻抗;专为算法型模数转换器设计的采样保持/增益减法电路通过时序控制可实现校准状态和正常转换状态的转换;通过底极板采样技术和虚拟器件有效地消除了电荷注入及时钟馈通。最后用HSPICE仿真,证明其适用于10bit及以上精度的算法型流水线模数转换器。

用于14位210 MS/s电荷域ADC的采样保持前端电路

该文提出一种用于电荷域流水线模数转换器(ADC)的高精度输入共模电平不敏感采样保持前端电路。该采样保持电路可对电荷域流水线ADC中由输入共模电平误差引起的共模电荷误差进行补偿。所提出的高精度输入共模电平不敏感采样保持电路被运用于一款14位210 MS/s电荷域ADC中,并在1P6M 0.18μm CMOS工艺下实现。测试结果显示,该14位ADC电路在210 MS/s条件下对于30.1 MHz单音正弦输入信号得到的无杂散动态范围为85.4 dBc,信噪比为71.5 dBFS,而ADC内核功耗仅为205 mW,面积为3.2 mm^2。

超过100dB SFDR的1.2V 14位20M采样保持放大器

设计了适用于14位20M流水线型模数转换器的采样保持电路.该电路采用了伪差分嵌套增益增强CMOS运算放大器,该运放的增益在各个corner及温度下都高于130dB,从而保证了采样保持电路的精度.在TSMC 0.13μm CMOS工艺下,仿真结果显示,该采样保持电路能够达到高于100dB的SFDR,完全满足14位的精度要求.

Flip-around结构高速采样保持电路的设计

分析了Flip-around结构采样保持电路产生失真的原因。采用增加哑开关管的自举开关,消除与输入有关的电荷注入和时钟馈通;采用增益增强技术,提高运算放大器的直流增益,并通过调整辅助运放的负载电容大小,实现主运放建立时间特性的优化。设计了一个Flip-around结构的高速采样保持电路;对电路各模块进行了功能仿真,给出了整个采样保持电路的仿真结果。

一种高速高宽带主从式采样保持电路

基于0.13μm SiGe BiCMOS工艺设计并实现了一种新型高速高宽带主从式采样保持电路.该电路采用PMOS源极跟随器作输入级实现了直流耦合,使得低频、低偏置电压信号也可以被正常采样.采用Cherry-Hooper放大器将带宽提升至18GHz.通过主从式采样结构和交叉耦合电容消除了信号馈通,使用互补三极管抵消了时钟馈通的影响,将无杂散动态范围控制在33~38dB.对比结果表明,这种设计方案在带宽方面具有较大的优势,并且具有较高的采样率.