625 MS/s、12 bit双通道时间交织ADC的设计研究

基于40 nm CMOS工艺,设计了一款625 MS/s、12 bit双通道时间交织模数转换器(ADC)。单通道ADC采用了前端无采保模块的流水线架构以降低系统功耗。系统采用了宽带高线性度前级驱动电路以及高速高精度栅压自举开关以保证交织系统的有效输入带宽。一种基于辅助通道的后台校正算法被用于校正通道间采样时间失配,该后台校正方法可适用于完全随机输入信号。芯片核心面积为0.69 mm2。后仿真结果表明,该625 MS/s、12 bit时间交织ADC在全速率下进行奈奎斯特采样,系统无杂散动态范围(SFDR)为67 dB,信号-失真噪声比(SNDR)为58.5 dB,功耗为295 mW,满足设计指标,证明了设计的有效性。

12GSa/s 12bit超宽带数据采集系统研究

随着通信带宽的提升,系统对于数据采集带宽的要求逐渐升高。为了突破单通道数据采集芯片的性能瓶颈,时间交织技术越来越受到重视。介绍了一款基于时间交织技术的超宽带数据采集系统,阐述了数据采集系统中关键模块的构建原理。通过设计低抖动的4相位时钟产生模块、微变延时限模块与输入信号提取模块,实现了12 GSa/s 12 bit超宽带数据采集系统。测试结果表明,数据采集系统在10 MHz~2 GHz单音信号下的有效位数(ENOB)不低于7.2 bit,无杂散动态范围(SFDR)均在58 d B以上。宽带信号测试结果显示,其信噪比(SNR)达到30 d B,符合设计要求。