冗余多线程结构的重命名寄存器配对共享分配策略

同时多线程处理器允许多个线程同时执行,一方面提高了处理器的性能,另一方面也为通过线程冗余执行来容错提供了支持.冗余多线程结构将线程复制成两份,二者独立执行,并比较结果,从而实现检错或者容错.冗余多线程结构主要采用ICOUNT调度策略来解决线程间资源共享问题.然而这种策略有可能造成"饥饿"现象,并降低处理器吞吐率.提出一种重命名寄存器配对共享分配策略,在运行N个独立线程的结构中,将重命名寄存器分成N份,每个主动线程及其相应的冗余线程共享其中的一份,这样就可以比较有效地缓解竞争式共享所带来的负面影响.实验表明,配对共享策略使得处理器的吞吐率和单个线程的性能均有较大幅度的提高.

两级分配多可用重命名寄存器

提出了一种新的寄存器重命名机制———两级分配多可用重命名寄存器,简称2L-MuRR,其特点如下:(1)对重命名寄存器文件(RRF)的占用要经过两级重命名和分配过程,减少了无效占用时间.(2)RRF被划分为多个不同宽度的字段,根据目标值的大小进行按字段分配,这样使每个重命名寄存器都是多可用的.(3)同一重命名寄存器内的多个目标值的写(或读)操作可以合并成一次完成,减少了RRF的访问次数和读/写端口的压力.模拟实验表明,2L-MuRR显著提高了RRF的存储能力(70%以上),能以较少的重命名寄存器满足SMT高并行度的要求,有效缓解了寄存器文件的设计压力.

基于线程感知寄存器重命名的SMT处理器资源分配

SMT处理器的资源分配一般是通过调控各线程的取指过程间接实现的,这种间接调控有时会导致资源滥用和饥饿,从而严重浪费资源并降低整体性能.以往的改进措施往往实现代价较大,且不能消除资源分配的"不均衡性",因此效果不太理想.文中提出一种新的SMT处理器资源调控机制——线程感知寄存器重命名TSRR(Thread-Sensitive Register Renaming),消除了资源分配的"不均衡性",其优点如下:(1)资源分配自动适应线程运行状态的变化,实现"按需分配";(2)通过调控重命名寄存器文件(RRF)的分配来间接控制其它资源分配,实现代价较低;(3)兼顾资源分配的效率和公平,既防止了资源滥用和饥饿,又充分发掘各线程的性能潜力.此外,TSRR还可以间接降低RRF的尺寸要求和取指逻辑的复杂度.

指令调度中的寄存器重命名技术

指令间的依赖关系是阻碍指令调度发挥作用,进而影响指令级并行的主要障碍。寄存器重命名是解决控制依赖和数据依赖的一种重要技术。研究并实现了一种指令调度中的寄存器重命名技术。它在164.gzip和186.crafty上分别取得了约5%和3%的加速比。

基于存储资源迭代重用的低成本寄存器重命名方法

针对超标量深流水线中物理寄存器资源冲突造成的流水线阻塞问题,提出了一种多指令共享同一物理寄存器资源的非阻塞指令发射方法。该方法可在物理寄存器资源冲突下继续分配物理寄存器,利用发射缓冲队列临时缓冲冲突的指令,增加发射流水级实际可分配的物理寄存器数量,释放发射窗口,提高物理寄存器使用的并行性。实验结果表明:相对于传统重命名方法,该方法可减少27.3%的物理寄存器资源实现传统方法相同的性能。

一种基于活跃周期的低端口数低能耗寄存器堆设计

多端口寄存器堆有助于挖掘指令级和线程级并行性,但同时带来面积、能耗和访问时间的压力.文章面向超标量和SMT处理器,给出了一种方法,即通过增加一个小的活跃值堆(Active Value File,AVF)选择性地保存处于活跃周期(从产生到最后一次使用之间)的物理寄存器值.AVF结构可分担主寄存器堆的访问压力并降低端口数目,实现简单且具有写过滤的特点.在获得较大幅度能耗降低的同时不影响时钟频率且IPC损失较小.

超标量处理器中寄存器别名表恢复方法的改进研究

寄存器重命名是超标量处理器用于提升指令集并行度的重要方法,其基本实现方式是通过寄存器别名表来记录逻辑寄存器和物理寄存器的映射关系,当发生分支预测错误时需要对寄存器别名表中的内容进行恢复。针对于现有的恢复方法没有利用重命名的局部性特征,在处理器的指令窗口增加时暴露出实现代价过大的问题,提出了一种基于区间进行寄存器别名表恢复的改进型恢复方法,通过对walk方法的改造,使用区间计分板来确定需要扫描的地址范围,并精确地控制每个区间的扫描,可以大大减小资源浪费。通过对逻辑综合结果和性能进行分析,相比于检查点恢复的传统设计,这种方法使用更少的面积和功耗,达到与检查点方式恢复接近的性能,也具有更好的扩展潜力。

一种高能效双发射处理器的设计与实现

为了提高高能效处理器的性能,基于ECore嵌入式处理器平台,在单反射按序流水线结构中引入两种轻量化的超标量结构——压缩指令双发射结构和选择性重命名结构。在Verilator生成的C++模型上进行的模拟实验结果表明,通过增加压缩指令双发射结构,流水线双发利用率平均值达到28%。通过增加选择性重命名结构,因名称冒险导致的流水线停顿占比从7.2%降至0.6%。相对于优化前,处理器的IPC提升4.8%,而功耗仅增加2.5%。

龙芯2号处理器设计和性能分析

介绍龙芯2号处理器设计及其性能测试结果．龙芯2号采用四发射超标量超流水结构。片内一级指令和数据高速缓存各64KB，片外二级高速缓存最多可达8MB．为了充分发挥流水线的效率，龙芯2号实现了先进的转移猜测、寄存器重命名、动态调度等乱序执行技术以及非阻塞的Cache访问和load Speculation等动态存储访问机制．龙芯2号处理器采用0．18gm的CMOS工艺实现，在正常电压下的最高工作频率为500MHz，500MHz时的实测功耗为3～5W．龙芯2号单精度峰值浮点运算速度为20亿a／秒，双精度浮点运算速度为10亿a／秒，SPECCPU2000的实测性能是龙芯1号的8～10倍，综合性能已经达到PentiumⅢ的水平．目前芯片样机能流畅运行完整的64位中文Linux操作系统，全功能的Mozilla浏览器、多媒体播放器和OpenOffice办公套件，可以满足绝大多数桌面应用的要求．

一种基于RAM的降低异构多核切换开销的方法

同一程序的不同执行阶段或者不同程序运行时行为特征不同.异构多核处理器包含多种类型处理器核,可以根据程序运行时的行为特征切换到性能、功耗合适的核.异构多核相对于同构多核处理器能够更好地满足性能和功耗要求,但是不同核间切换时保存、恢复程序现场开销严重影响了异构多核处理器的性能.增加少量片上随机存储单元(RAM),并适当优化处理器核硬件结构是有效降低核间切换开销的方法.上述方法使得核间切换时不需要执行切换程序,通过发送RAM读写请求实现了程序现场的保存和恢复.基于龙芯异构多核处理器平台评估了软、硬件实现核间切换开销.实验结果表明上述硬件方法将核间切换开销下降到软件开销的11%,且仅带来了2.49%的面积增加和1.8%的功耗增加.

超标量处理器中重排序缓冲器的研究

介绍了重排序缓冲器实现思想与硬件结构,并提出了增加结果锁存器和将重排序缓冲器由集中式改为分布式的设计,来降低重排序缓冲器设计复杂度的方案。

自主当崛起:国产龙芯新架构CPU

龙芯目前的性能究竟到了何种地步,其设计水准距离国际竞争对手还差多远,龙芯选择MIPS究竟出于何种考虑,为何今日的龙芯不是基于现在的当红小生一ARM架构？针对这些外界争论多时的问题,本文将用专业而详尽的分析予以解答。