功率金属-氧化物半导体场效应晶体管静电放电栅源电容解析模型的建立

在实际静电放电测试时,发现各种功率金属-氧化物半导体场效应晶体管(MOSFET)的静电放电测试结果均呈现出正反向耐压不对称现象,而人体与器件接触时的静电放电过程是不区分正反向的.正反向耐压差异较大对于功率MOSFET或作为静电放电保护器件来说都是无法接受的,其造成器件失效的问题格外凸显.本文通过建立SGT-MOSFET,VUMOSFET和VDMOS在静电放电正反向电压下的栅源电容解析模型,对比分析了三种功率MOSFET器件静电放电正反向耐压不对称及其比值不同的原因,为器件的静电放电测试及可靠性分析提供了理论依据.

金属氧化物半导体传感器用于甲醛现场快速检测的研究进展

随着社会经济的不断发展和人们生活水平的提高,对室内居住环境的要求也越来越高,但是室内多种装修不可避免地导致甲醛等挥发性有机物污染,严重影响人们的健康,因此对甲醛气体的现场检测具有重要的意义。在多种检测方法中,基于金属氧化物(MOS)气体传感器具有及时、快速、灵敏等特点,已成为气体污染物检测与防治领域的重要手段。综述了基于不同MOS的纳米结构用于甲醛检测的研究进展,总结了SnO_(2)、In_(2)O_(3)、ZnO、CuO及三元MOS纳米结构对甲醛检测的现状,并展望了MOS基甲醛传感器未来的发展方向。

温度对金属氧化物半导体传感器的影响研究

金属氧化物半导体传感器(MOS)既可以用于检测ppm级的有毒气体也可以用于检测百分比浓度的易燃易爆气体,无论是在工业现场的探测器还是在家庭中的报警器都有很广泛的应用。结合金属氧化物半导体传感器在检测有毒气体时温度对检测精度的影响,提出相应的温度补偿算法。实验表明,补偿后的金属氧化物半导体传感器能够实现对有毒气体的准确检测。

金属半导体氧化物气敏性能研究进展

简介金属氧化物半导体气敏元件的掺杂技术，探讨了掺杂作用的机理，列举对最典型半导体气敏元件的掺杂和对其灵敏度和选择性的影响作用。

SiC MOSFET开关瞬态解析建模综述

在评估和优化半导体器件开关瞬态特性领域,解析模型因具有简单、直观、应用便捷等优点得到广泛研究。相较同等功率等级的硅基功率器件,碳化硅(silicon carbide,SiC)金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field effect transistor,MOSFET)可以应用于更高开关速度,其开关瞬态特性更为复杂,开关瞬态解析建模也更加困难。该文总结现有的针对SiC MOSFET与二极管换流对的开关瞬态解析建模方法,在建模过程中依次引入各种简化假设,按照简化程度由低到高的顺序,梳理解析建模的逐步简化过程。通过对比,评估各模型的优缺点以及适用场合,对其中准确性、实用性都较强的分段线性模型进行详细介绍;之后,对开关瞬态建模中关键参数的建模方法进行总结与评价;最后,指出现有SiC MOSFET开关瞬态解析模型中存在的问题,并对其未来发展给出建议。

电子回旋共振氮等离子体氧化后退火对4H-Si CMOS电容TDDB特性的影响

SiC MOS器件氧化膜可靠性是SiC器件研究中的重要方面。本文对4H-SiC MOS结构进行电子回旋共振(ECR)氮等离子体氧化后退火工艺处理,采用阶跃电流经时击穿以及XPS分析的方法对其氧化膜稳定性进行了电学以及物理性质方面上的分析。经分析氮等离子体处理8min的样品击穿时间和单位面积击穿电荷量都有了明显提高,并且早期失效比率有了明显降低。实验结果表明,经过适当时间的处理,ECR氮等离子体氧化后退火工艺可以有效地降低界面缺陷的密度,提高界面处激活能,从而提高绝缘膜耐受电流应力的能力。

低温低剂量率下金属-氧化物-半导体器件的辐照效应

对金属 氧化物 半导体 (MOS)器件在低剂量率γ射线辐照条件下的剂量率效应以及温度效应进行了研究 .对不同剂量率、不同温度辐照后MOS器件的阈值电压漂移进行了比较 .结果表明 ,低剂量率辐照下 ,感生界面态要受到辐照时间的长短以及生成的氢离子数目的影响 ,辐照时间越长 ,生成的氢离子越多 ,感生界面态密度越大 ;温度对界面态的影响与界面态建立的时间有关 ,低温辐照时 。

考虑量子化效应的MOSFET栅电容减小模型

基于改进后的三角势阱近似和n型多晶硅的耗尽以及MOSFET的强反型的情况,建立了一个考虑量子效应的栅电容模型.分别对反型层电容和耗尽层电容进行定义、分析和计算,给出了MOSFETs栅电容解析表达式,并与数值模拟结果进行了比较.结果表明该模型是基于物理的解析模型,具有相当精度,便于电路模拟与设计.

Ni纳米晶制备及其在MOS电容中存储特性研究

优化了Ni纳米晶的制备工艺参数,得到了分布均匀,形状为球形,平均尺寸5nm,密度2×1012/cm2的Ni纳米晶。在此基础上,制备了包含Ni纳米晶的MOS电容结构。利用高频电容-电压(C-V)和电导-电压(G-V)测试研究了其电学性能,证明该MOS电容结构的存储效应主要源于金属纳米晶的限制态。电容-时间(C-t)测试曲线呈指数衰减趋势,保留时间600s,具有较好的保留性能。

引入基态施主能级分裂的SiC基MOS电容模型

基态施主能级分裂因素被引入了SiC基MOS电容模型。考虑到能级分裂后,电容C-V特性曲线平带附近的Kink效应,得到有效减弱;并且能级分裂对C-V特性的影响,随掺杂浓度的增加和温度的降低而增强,同时也与杂质能级深度相关。对于耗尽区和弱积累区,由于能级分裂的影响,电容的表面电荷面密度将分别有所增加和降低。

基于MOS控制晶闸管的高压电容放电特性

为了研究国产金属氧化物半导体(MOS)控制晶闸管(Metal?Oxide?Semiconductor controlled thyristor,MCT)与高压陶瓷电容组成的电容放电单元(Capacitor Discharge Unit,CDU)的放电特性,设计制备出体积为40 mm(L)×25 mm(W)×8 mm(H)的CDU,其回路电感约10 nH,电阻约100 mΩ。首先分析了CDU回路的R-L-C零输入响应方程,采用CDU负载短路放电实验进行验证,研究发现随着电容值的增大,CDU的峰值电流、峰值电流上升时间、高压电容的放电时间等关键参数均增大;随着放电电压的升高,峰值电流增大,峰值电流上升时间不变。采用微型爆炸箔芯片(Cu桥箔35 mΩ)和硼/硝酸钾(Boron?Potassium Nitrate,BPN)点火药(硼粉/1.50μm,压药密度/1.57 g·cm^(-3))验证了CDU的作用效能,在0.36μF/1.20 kV下,测得回路峰值电流2.032 kA,桥箔两端电压0.9273 kV,峰值电流、电压延迟时间32.4 ns,爆发点时刻168.2 ns,爆发点功率1.490 MW,且CDU能可靠进行BPN的飞片冲击点火。结果表明,基于国产MCT和高压陶瓷电容的CDU基本适用于爆炸箔起爆器等脉冲大电流激发火工品,但其综合性能仍需改进。

碳化硅MOSFET栅氧化层可靠性研究

通过TCAD仿真的方法对器件可靠性与结构设计之间的关系进行分析;对栅极电压和栅氧化层最强电场进行仿真,以对碳化硅金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor,MOSFET)单胞结构参数进行优化;在N型碳化硅外延层上制作金属氧化物半导体(metal-oxide-semiconductor,MOS)电容,并且通过对MOS电容进行C-V测试的方法评估Si O2/Si C界面质量。对导带附近界面陷阱密度进行比较。NO退火的样品与干氧氧化样品相比界面质量明显改善,界面态密度小于5×10~11 cm–2e V–1。

高温氧化对SiC MOS器件栅氧可靠性的影响

SiC金属氧化物半导体(MOS)器件中SiO_2栅氧化层的可靠性直接影响器件的功能。为了开发高可靠性的栅氧化层,将n型4H-SiC(0001)外延片分别在1 200,1 250,1 350,1 450和1 550℃5种温度下进行高温干氧氧化实验来制备SiO_2栅氧化层。在室温下,对SiC MOS电容样品的栅氧化层进行零时击穿(TZDB)和与时间有关的击穿(TDDB)测试,并对不同干氧氧化温度处理下的栅氧化层样品分别进行了可靠性分析。结果发现,在1 250℃下进行高温干氧氧化时所得的击穿场强和击穿电荷最大,分别为11.21 MV/cm和5.5×10-4C/cm^2,势垒高度(2.43 eV)最接近理论值。当温度高于1 250℃时生成的SiO_2栅氧化层的可靠性随之降低。

MOSFET器件后道封装测试中寄生电容的影响和解决方案

随着半导体后道封装测试的要求越来越高,其中对器件的测试判定已经不能简单的区分为“好”与“坏”来满足。后道封装测试应该尽可能实现准确的细化失效参数,从而给失效分析提供更快,更准确的判断。极大缩短从测试失效判定到失效原因分析,以及失效工艺改进的时间。鉴于金属氧化物半导体(MOSFET)的固有寄生电容效应,给后道封测失效判定的准确性带来了一定的挑战。本文通过对金属氧化物半导体器件寄生电容效应的研究,在试验和实际生产中优化了测试项目和顺序,从而有效规避了寄生电容效应对金属氧化物半导体器件失效判定的误导。本文提供了一种准确细化金属氧化物半导体器件封测失效参数的方案。

不同栅介质工艺对4H-SiC MOS电容可靠性的影响

本文研究了氮掺杂、磷掺杂、磷掺杂与Si3N4复合介质相结合三种不同栅介质工艺对SiC MOS电容可靠性的影响。通过I-V特性测试及经时击穿(TDDB)测试评价不同栅介质工艺的SiC MOS电容可靠性。结果表明,将磷掺杂工艺和SiO2/Si3N4复合栅介质结合,能有效提升栅介质的绝缘性和寿命,其中磷掺杂处理很好地钝化了SiC/SiO2界面处的碳团簇和界面态,而Si3N4介质能有效提高器件的绝缘性。将两者相结合,I-V特性测试的击穿场强达到14.5MV/cm-1,TDDB测试结果表明在0.2MV/cm·s的斜坡电压下,经过78s后样品击穿。

一种n^+/p^+环接MOS电容的研制

电容是集成电路的一个组成部分,由于MOS电容与CMOS工艺流程匹配,所以应用广泛。为了改善传统MOS电容值随电压特性的改变而变化的现象,并提高MOS电容值的稳定性,提出了一种新型MOS电容的制作方法和连接结构。新结构是将传统MOS电容的一个n+电极更改为p+电极,这样可以使器件的输入电势极性更改前后都为栅氧电容,但在极性更替间,由于有耗尽层存在,电容仍会变小。将两个新结构MOS电容环接,即将其中一个电容的多晶硅层与另一个电容的阱相连接,并用金属连线引出电极,测试结果表明,与传统MOS电容相比,新型MOS电容提升了零电压附近突变区域电容最低值,减小了器件电流波动幅度,有利于提高器件的可靠性。

一种基于40 nm CMOS工艺的25 Gb/s新型CTLE电路

为了解决传统连续时间线性均衡器(CTLE)均衡能力较差的问题,提出了一种基于40 nm互补金属氧化物半导体(CMOS)工艺的25 Gb/s新型CTLE电路,该电路采用并联电感峰化、负电容零点补偿和输出缓冲技术。介绍了并联电感峰化及无源器件对CTLE频率特性的影响,最后对新型CTLE电路进行了仿真。仿真结果表明:在数据传输速率为25 Gb/s时,该CTLE电路均衡后的-3 dB带宽从8.5 GHz拓展到21.3 GHz;输出信号眼图的差分电压峰峰值为410 mV,功耗为8.62 mW;整体电路版图面积为667μm×717μm,具备功耗低和面积小的特点。

CMOS工艺中PIP电容的不同制作方法

在CMOS(Complementary Metal-Oxide-Semiconductor,互补式金属-氧化物-半导体)器件制造工艺中,通常都需要集成PIP(Polysilicon-Insulator-Polysilicon,多晶硅-介电层-多晶硅)电容,该电容的制作非常重要。介绍了PIP电容的4种制作工艺,并分别对比了优劣。4种方法分别是:将PIP制作步骤放在第一层多晶硅刻蚀之后,将PIP制作步骤放在侧墙氧化层刻蚀之后,将PIP制作步骤放在源漏离子注入之后,将PIP制作步骤放在第一层多晶硅沉积之后。由于PIP工艺中的热过程对CMOS器件会有影响,且不同的PIP工艺对单项工艺的要求不同,所以这4种方法对器件参数的影响会各有不同。最后通过实际流片验证,证实了第四种方法对器件参数影响最小,且工艺难度最小,与理论分析完全一致。