硅原子层刻蚀流程的速率优化

随着半导体器件的关键尺寸缩减至纳米尺度,原子层刻蚀成为实现单原子分辨率的重要技术.由于原子层刻蚀通过解耦钝化与刻蚀两个自限性反应流程来实现对刻蚀材料的单层去除,存在刻蚀速率低的问题.基于此,本文通过耦合感性耦合等离子体放电腔室模型、鞘层模型和刻蚀槽模型,研究了在Ar/Cl2气体和Ar感性耦合等离子体放电条件下,硅的单次原子层刻蚀流程的最优时间,并与传统固定时间的原子层刻蚀沟槽进行了对比,还研究了不同深宽比下原子层刻蚀循环的时间变化规律.结果表明,当钝化过程为表面SiCl2的比例最高时,单次原子层刻蚀循环的时间最短,且表面质量较好,多原子层刻蚀循环的刻蚀效率有较大提升;此外,随着深宽比的增加,原子层刻蚀中的钝化和刻蚀时间随之增加,理想条件下呈线性关系.