高速CMOS钟控比较器的设计

基于预放大锁存理论,设计了一种高速钟控比较器,它包括三个主要部分:预放大器、判断级电路、输出缓冲器。在SMIC 0.18μm CMOS工艺模型和1.8 V电源电压下,采用Hspice对比较器电路进行仿真,结果表明在500 MHz的时钟频率下,精度可达0.3 mV,功耗仅为26.6μW。该电路可以应用在高速Flash ADC电路中。

高速低功耗钟控比较器的设计

在分析各种比较器的基础上,设计了一种高速低功耗的钟控比较器,着重优化了比较器的速度和功耗。在SMIC0.35μmn阱CMOS工艺条件下,采用Cadence Spectre对电路进行了模拟。结果表明,比较器的最高工作频率为200 MHz,精度为0.3 mV,在3.3 V的电源电压下,功耗仅为0.4 mW。

高速高精度钟控比较器的设计

为满足10位高分辨率A/D转换器的需要,设计了一种高速高精度钟控电压比较器,着重对其速度和回馈噪声进行了分析与优化。该比较器采用前置预放大器结构实现了高比较精度,利用两级正反馈环路结构的比较锁存器提高了比较器的速度,隔离技术和互补技术的应用实现了低回馈噪声。基于TSMC 0.18μm CMOS标准工艺,用Ca-dence Spectre模拟器进行仿真验证,结果表明比较器的工作频率可达300 MHz,LSB(Least Significant Bit)为±1 mV,传输延时为360 ps,功耗为2.6 mW,可达到10位的比较精度。该电路可适用于高速高精度模数转换器与模拟IP核的设计。