一种基于ME算法的RS译码器VLSI高速实现方法

针对ME算法VLSI结构进行了分析,提出ME算法的流水线及最小化VLSI结构,以满足数据处理速率不断提高的需求。并利用该算法实现结构设计了一种低资源占用率、低成本的高速RS译码器。逻辑综合及仿真结果表明,基于A ltera公司Cyc loneII系列FPGA的RS(255,239)译码器,工作时钟达210 MHz,可满足数据速率1.68 Gb.s-1的编译码要求。

Reed-Solomon编解码原理与FPGA实现

介绍了RS编码及解码原理和相关算法,然后采用改进的Berlekamp-Massey迭代算法、钱搜索算法以及Forney算法,在FPGA上实现了Reed-Solomon纠错译码算法。