纳米尺度超低漏电ESD电源钳位电路研究

提出一种新型超低漏电ESD电源钳位电路。该电路采用具有反馈回路的ESD瞬态检测电路,能够减小MOS电容栅极–衬底之间电压差,降低电路的泄漏电流,抑制ESD泄放器件的亚阈值电流。65 nm CMOS工艺仿真结果表明,在电路正常上电时,泄漏电流只有24.13 nA,比传统ESD电源钳位电路的5.42μA降低两个数量级。

一种用于继电保护的电源钳位静电放电电路

与消费类电子产品相比,用于继电保护的集成电路(IC)面临着更为严苛的静电放电(ESD)环境,需要高可靠性的电源钳位ESD电路,但这会给芯片带来较大的泄漏功耗。针对继电保护电路的ESD需求,提出了一种低漏电型电源钳位ESD电路,减小了ESD触发模块的电容,有效防止了继电保护下快速上电和高频噪声带来的误触发。利用电流镜结构获得大的等效ESD触发模块电容,保证了泄放晶体管的导通时间。利用钳位二极管技术,减小钳位电路触发模块的泄漏电流。基于标准65 nm CMOS工艺对电源钳位ESD电路进行了流片验证,测试结果表明,人体模型(HBM)ESD防护能力可达4 kV,泄漏电流为25.45 nA。

一种应用于高压工艺集成电路中电源钳位的器件结构

应用于高压工艺集成电路中电源钳位的静电放电保护(ESD)器件结构设计,属于半导体集成电路片上静电放电保护领域,本文所提出的器件结构特别适应于高压集成电路中的电源钳位(power supply clamping)功能,该结构可以避免高压工艺中电源钳位结构常发生的闩缩效应(latchup effect)。

一种高性能ESD电源钳位电路设计

本文提出了一种新型的ESD电源钳位电路,该电路采用反馈结构延长了电路在ESD事件来临时的开启时间,并且增强了电路的鲁棒性,避免电路在正常供电过程中发生误触发现象.和传统结构相比,检测电路中电容只有20 fF,节省了版图面积.仿真结果表明,ESD来临时,BIGFET开启时间能达1μs,在5V/1μs高速电源电压上电时,BIGFET未发生误开启,因此本文设计的ESD电源钳位电路可以被广泛应用在各种高速电路中.

一种触发型ESD电源钳位电路

ESD电源钳位的应用始于20世纪90年代中期,到现在它已经成为半导体芯片设计及ESD设计综合的典型应用。将ESD电源钳位综合应用到半导体芯片结构中的发展已经成为ESD设计规则的组成部分,同时也是ESD设计艺术的基本组成部分。在CMOS工艺中,MOSFET型ESD电源钳位在芯片设计中已经成为一种标准的ESD设计实现。触发型MOSFET ESD电源钳位电路能够弥补栅极接地的NMOS(GGNMOS)在经受二次击穿时的ESD保护缺陷。

新型九电平电源钳位型逆变器

文章对多电平逆变器的基本结构及调制方法进行了详细的阐述,对二极管钳位型多电平逆变器、电容钳位型多电平逆变器、以及级联多电平逆变器的基本原理及各自的优缺点进行了分析,并介绍了多电平逆变器的系统设计。文中详细阐述了电源钳位型九电平逆变系统的硬件设计和软件设计。其硬件电路设计包括主电路、死区电路、缓冲电路、驱动电路的设计;软件设计采用TI公司的TMS320LF2407A数字信号处理器(DSP)作为信号处理器件;仿真部分利用软件PSIM做为仿真验证,验证了所提出的新型九电平电源钳位型逆变器拓扑的正确性,然后通过评估板获得了控制信号触发脉冲。最后通过软件和硬件的系统联合调试,获得几种新型混合多电平逆变器拓扑的单相实验结果,验证了文章所提出的新型九电平逆变电路拓扑的可行性和控制的有效性。

一种低漏电电源钳位电路的设计与研究

本文分析了导致Mos电容栅氧化层漏电的原因,并提出了一种新型低漏电电源钳位电路,克服了传统晶体管构建Mos电容所带来的较大漏电情况。采用中芯国际65nm(1.0V)的工艺进行仿真实验的验证,Hspice仿真结果表明,所提出的新型电路在正常上电条件下,MOS电容的泄漏电流仅为9.98n A,而传统MOS电容漏电达3.61μA。

多电平有源中点钳位逆变器串联IGBT均压方法

针对多电平有源中点钳位逆变器中串联绝缘栅双极型晶体管(IGBT)存在的不均压问题,提出一种串联IGBT的均压方法。对于多电平有源中点钳位逆变器的每个桥臂,采用单输入、多输出的隔离电源生成钳位电压,跨接在串联工作的IGBT上;同时,在施加钳位电压的位置上添加钳位电容,用于钳位电压的保持,最终实现串联IGBT的动静态均压。由于逆变器换流回路不经过钳位电容,隔离电源只需很小功率即可维持钳位电容电压稳定。所提方法简单可靠、均压精度高且易于工程实现,一方面取消了传统的无源缓冲电路,减少额外损耗的同时降低了成本,另一方面无须引入复杂的主动闭环控制,避免了闭环控制的稳定性问题。最后,通过有源中点钳位五电平逆变器样机对所提均压方法进行了实验验证。

基于二极管技术优化射频集成电路的ESD

在CMOS集成电路设计中,工艺尺寸不断减小、栅氧厚度不断变薄,对ESD提出更高的要求。尤其在射频集成电路中,ESD的寄生电容对射频性能将产生不可忽略的影响。基于二极管正向偏置对ESD电流的泄放能力,通过引入电感和电容对ESD脉冲的精确模拟,通过设计有效的有源RC电源钳位电路,考虑到版图电阻电容寄生对ESD的射频性能的影响,提出3种版图设计,对各种版图进行了仿真,分析ESD和射频性能,提出了最优的版图,满足射频集成电路应用的ESD保护电路。

基于130nm SOI工艺数字ASIC ESD防护设计

绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选。但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点。设计了一款基于130 nm部分耗尽型SOI(PD-SOI)工艺的数字专用IC(ASIC)。针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响。该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考。

基于薄外延的ESD结构设计

采用薄外延圆片能有效提升抗辐射芯片的抗单粒子闩锁能力,但实测发现栅极接地MOS(GGMOS)结构在薄外延圆片下静电放电(ESD)性能衰减明显。对其衰减机理进行分析,设计了电源钳位ESD结构,对其进行了完整的ESD性能仿真,分析并优化了芯片ESD保护网络,实测结果表明ESD性能满足4kV设计需求。