SpaceWire高速串行总线低信号速率建立链路的研究

SpacWire(SpW)高速数据总线协议规定了其通信链路10 Mbps的启动速率,这使得SpW数据接口必须要能提供10 MHz的时钟(DDR数据传输的情况下为5 MHz)。在某些特殊的应用场景下,比如要求更低的待机功耗,PCB板没有该指定时钟输入或者系统时钟分频无法提供该指定时钟等,直接降低启动速率会造成链路初始化连接失败[3]。文中提出SpW高速数据总线在低于标准启动速率下建立链路的方法,对协议分析获得相应的数值,并进行仿真验证。仿真测试表明,该方法在低于标准的链路启动速率下,链路可以成功建立,具有较高的应用价值。

SATA 3.0物理层设计与FPGA实现

SATA接口标准已成为数据存储和高速数据传输的重要应用之一,对SATA3.0接口标准的研究和实现已引起广泛关注。首先探究了带外信号、上电初始化和速率配置等关键技术,然后基于Virtex-5系列FPGA内置的RocketIO GTX收发器,设计了带外信号时序、初始化状态机等模块,实现了符合SATA标准3.0的物理层。与现有方案相比,该设计具有易扩展、可配置等特点。经仿真测试,传输速率接近6 Gb/s,相比现有设计有较大提升。