基于矢量频率锁定环的高动态GPS信号跟踪

研究了高动态环境下矢量跟踪算法在GPS接收机中的应用,提出了一种适合高动态环境的矢量频率跟踪算法。当接收机存在高动态时,与由其引起的多普勒频率的变化率相比,由卫星运动引起的多普勒频率的变化率非常小,多普勒频率的变化主要由接收机的动态引起。对各个通道来说接收机的速度与加速度等状态信息是共同的,因此利用矢量跟踪的方法从各个通道的量测数据中直接估计接收机的速度、加速度等状态,可以有比通常的标量跟踪更低的跟踪门限,而在相同的载噪比下,可以有比通常的标量跟踪更好的估计精度。给出了一种适合高动态环境的矢量频率锁定环(VFLL)的结构,详细分析了导航滤波器的系统转移方程与量测方程,讨论了导航滤波器的实现。利用非线性估计的方法代替鉴频器提取频率误差,提高矢量跟踪的性能。由于矢量跟踪的性能是与想定相关的,在典型的高动态情景下,根据具体的想定,利用仿真的方法分析了矢量频率锁定环的跟踪性能。仿真结果表明矢量跟踪在高动态环境下可以有比标量跟踪更好的优势,能很好地跟踪GPS接收机的高动态信号。

全数字延时锁定环的研究进展

全数字延时锁定环在现代超大规模系统芯片中具有极其重要的作用,被广泛地用于解决系统时钟的产生和分布问题,因此详细分析其研究进展具有一定的理论意义和实际应用价值.首先在分析延时锁定环工作原理的基础上,阐明了全数字延时锁定环相对于全模拟和混合信号延时锁定环具有的优点.其次详细阐述了全数字延时锁定环的发展过程、研究现状和存在的问题,尤其在指出传统逐次逼近寄存器延时锁定环存在谐波锁定、锁定时间没有达到理论值和死锁三个问题的基础上,对各种改进型逐次逼近寄存器延时锁定环的性能进行了对比分析.最后对全数字延时锁定环的未来发展趋势进行了展望.

基于卡尔曼滤波的多径估计延迟锁定环算法

针对多径估计延迟锁定环(MEDLL-Multipath Estimating Delay Lock Loop)算法所需相关器数量大,并在低信噪比时难以保证多径抑制效果的问题,提出了基于卡尔曼滤波(KF)的多径估计延迟锁定环算法。该算法首先用KF对相关器输出进行噪声抑制,然后用MEDLL来估计多径信号的幅度、相位和码延迟等参数,通过消除多径信号来得到直达信号。仿真结果表明:当采用41路相关器时,K-MEDLL算法比MEDLL算法的伪码误差减小了0.16chip,这比采用了201路相关器的MEDLL算法的伪码误差还少0.08chip;当信噪比为-30dB时,MEDLL算法的多径误差包络变化剧烈,最大误差为0.48chip,K-MEDLL的多径包络误差比较平缓,最大误差为0.08chip。

延迟锁定环(DLL)及其应用

DLL可以产生精确的延迟效果而不受环境和工艺条件的影响 ,因而常用来生成稳定的延迟或多相位的时钟信号。文中介绍了延迟锁相环的结构 ,设计了 CMOS工艺 DLL具体电路 ,着重分析了新型的伪差分结构延迟单元 ,它可使设计简单而且单位延迟时间的选择更加灵活。文中还对 DLL在高速以太网发送电路中的应用作了具体的设计和仿真 ,运用 DLL使发送数据的上升、下降时间精确地控制在 4ns± 1

数字延迟锁定环设计技术研究

数字延迟锁定环(DLL)可以产生精确的延迟效果而基本不受工艺、电源和温度等影响,常用来生成稳定的延迟或多相位的时钟信号。该文利用D触发器实现鉴相,给出了一种简洁新颖的数字电路技术的延迟锁定环(DLL)的设计方法。模拟结果表明:该DLL在工作频率范围内支持0°～360°相移,从复位到稳定的时间为2 688个参考时钟周期。在0.35μm SMIC digital CMOS工艺模型下,鉴相精度达到200ps,工作频率范围在23MHz～200MHz。该电路还具有可编程特性。

基于延迟锁定环超宽带通信信号的跟踪算法

对传统延迟锁定环(DLL:delay-locked loop)进行改进,以满足超宽带UWB通信信号跟踪的需要.通过给跟踪控制器定义2个新的规则,提出了适用于超宽带通信信号的跟踪算法,对鉴相特性和鉴相器输出噪声统计特性进行了理论分析,并给出了加性高斯白噪声信道下计算机仿真的结果.结果表明,通过适当选择参数tDLL和η1,所提出的跟踪环具有较大的跟踪范围和较小的跟踪抖动.

快速全数字逐次逼近寄存器延时锁定环的设计

全数字延时锁定环在现代超大规模系统芯片集成中具有重要的作用,用于解决时钟偏差和时钟生成问题。传统的全数字逐次逼近寄存器延时锁定环存在谐波锁定、死锁和锁定时间比理论时间长的问题。为此,通过改进逐次逼近寄存器的电路结构,采用可复位数控延时线,设计一种改进型宽范围全数字逐次逼近延时锁定环,以解决谐波锁定和死锁问题。基于中芯国际0.18μm CMOS数字工艺,实现一个6位全数字逐次逼近寄存器延时锁定环。仿真结果表明,最长锁定时间为6个输入时钟周期,验证了所提方法的正确性。

多径效应对直扩延迟锁定环的影响及消除技术

针对多径环境下直扩(DS-SS)信号的伪码跟踪问题,对延迟锁定环(DLL)进行了研究。在考虑多条路径干扰信号的情况下分析了多径效应对DLL鉴相特性的影响。为了消除DLL中的多径和噪声干扰,采用一种基于卡尔曼滤波的最大似然多径估计方法对DLL进行了改进。该方法通过对最大似然估计的输出进行卡尔曼滤波,得到了较为准确的多径幅度和延迟估计值,并对多径消除前后的DLL鉴相特性进行了仿真比较。结果表明,该多径估计方法能够有效消除多径和噪声对直扩信号伪码跟踪的影响。

多径和噪声作用下延迟锁定环的测距误差分析

在近距差分 GPS或者是基于移动通信网的 E911用户定位中 ,多径干扰都成为了主要测距误差源。为分析多径干扰对延迟锁定跟踪误差的影响 ,本文运用 Fokker- Planck方程分析了相干伪码跟踪环 (DL L )。导出了伪距误差概率密度函数解析表达式 ,给出了 M径条件下伪距误差均值与方差的简单计算公式。并证明存在一种二阶 DL L环 ,它的伪距变化率误差不受多径的影响 。

多径效应对DS/SS非相干延迟锁定环的影响

基于工程背景,结合实际应用中遇到的多径问题,首先从理论上进行分析,而后在systemvue2006仿真环境下对多径信道进行建模,着重仿真分析了多径效应对伪码跟踪环路的影响,给出了不同多径参数的情况下,非相干延迟锁定环路的鉴相特性曲线,对实际应用具有一定的指导意义。分析和计算结果表明多径效应对DSSS非相干延迟锁定环的影响主要与多径系数、多径时延和载波周期的倍数关系两个因素有关,并且呈现出一定的规律。

取样式信号载波自动锁定环几个参数的探讨

本文介绍了取样式信号锁定环的工作原理，讨论了几个关键参数对锁定范围、失真、信噪比等实用性能的影响，并提出了实现及改进的方案。

微弱GPS信号矢量频率锁定环设计

载波跟踪环是传统独立式GPS接收机最脆弱的环节,针对弱信号环境下其比伪码跟踪环路更容易失锁的问题,本文给出一种基于矢量频率锁定环(vector-frequency lock loop,VFLL)的载波跟踪方法。给出VFLL理论推导及实现过程,并以最小二乘估计方法证明VFLL在载波跟踪性能上优于频率锁定环(frequency lock loop,FLL)。静止场景时9颗卫星实验结果显示,本文给出的方法能够实现14 d B/Hz微弱GPS信号的载波跟踪。

基于延迟锁定环技术的数字脉宽调制器的设计与实现

介绍了一种新型的基于数字延迟锁定环DLL(Delay Lock Loop)技术的混合数字脉宽调制器DPWM(Digital Pulse Width Modulator)结构,该结构用可编程延迟单元PDU(Programmable Delay Unit)构成延迟线,通过DLL调节算法,动态地调整PDU的延迟时间,从而消除了延迟线的延迟时间受工艺、温度、工作电压的影响,提高了PWM的调节线性度,适用于数字控制开关式电源SMPS(Switched-Mode Power Supply),可以大幅度的提升系统的性能。同时,此种结构的DPWM适合FPGA验证和流片实现。采用CMOS 0.18μm工艺对所提出的结构进行了设计与实现,DPWM占用面积0.045 7 mm2,芯片测试结果非常好,可以进行工程应用。

卫星导航接收机延迟锁定环鉴相器有限字长分析

码相位鉴别器作为延迟锁定环的主要组成部分,其性能直接影响了接收机伪码的跟踪精度。针对输入信号有限字长效应对鉴相器性能的影响,提出一种新的基于信号统计特性的分析方法,分析了归一化早迟幅度鉴相器输入信号有限字长对输出性能的影响。理论分析和仿真结果表明,字长效应在输入信号高信噪比下比低信噪比时明显,随着信噪比的增加,由有限字长导致的伪码跟踪精度损失将增加,而当输入信号采用4bit以上的量化时,字长效应对伪码跟踪性能的影响将可忽略。该结论可用于指导接收机低功耗小型化设计。

延迟锁定环的多径跟踪误差分析

在无线电导航定位系统,多径干扰成为一种主要的测距误差源。文中研究了超前滞后非相干锁定环路的数学模型,并分析了多径干扰对跟踪环路误差的影响。给出了采用窄带相关器和多径估计技术减小多径跟踪误差的方法,理论分析和仿真结果验证了采用该方法能够有效提高测距精度。

非相干延时锁定环及其性能分析

给出了一种新的基于相关特性的非相干延时锁定方案,推导了其数学模型,并分析了存在多普勒频移时的捕获跟踪性能。

多径效应对非相干延迟锁定环的影响

多径是影响伪码测距及定位精度的重要误差源之一。研究多径效应对非相干延迟锁定环的影响,给出多径信道下的最大测距误差公式,指出存在多径时的S曲线斜率的变化规律,并分析多径对跟踪环路噪声性能的影响。仿真及分析结果表明,多径引起了鉴相曲线的零点漂移,并导致了更大的噪声抖动。

高速率外差式延迟锁定环及其多普勒捕获跟踪性能

分析了高速率外差式延迟锁定环的构成、环路模型、存在多普勒频移的捕获和跟踪性能，介绍了其电路设计和实验结果。

基于内插的全数字二元鉴相相干延迟锁定环

提出一种基于内插的全数字二元鉴相相干延迟锁定环(C-DDLL),用于直接序列码分多址系统上行链路伪随机码的跟踪,对AWGN、多用户于扰以及非理想内插影响下的环路跟踪性能进行了分析与计算机模拟,最后给出了数值结果及分析。

一种用于产生多相时钟的延时锁定环

分析并实现了一种用于产生多相时钟的延时锁定环电路。利用重复延时线和周期检测器,避免了复位信号和错误锁定的问题;采用信号路径对称的鉴相器,减小了抖动;使用电流舵技术,提高了电荷泵的开关速度。基于SMIC 0.18μm CMOS工艺,实现了一种产生32相时钟的延时锁定环,芯片核心尺寸为0.7mm×0.55mm,参考时钟频率范围为20~150MHz。仿真结果显示,在输入参考时钟频率为60MHz时,最长锁定时间为1.9μs,抖动为1ps,1.8V电源电压下的功耗为31.5mW。