利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效...利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。展开更多
采用0.13μm Si Ge双极互补型金属氧化物半导体（Bi CMOS）工艺,设计了一款X波段功率放大器芯片。通过采用共射共基放大器电路结构和有源线性化偏置电路,提高了电路耐压值和功放最大输出功率。通过两级共射共基放大电路级联,结合级间匹...采用0.13μm Si Ge双极互补型金属氧化物半导体（Bi CMOS）工艺,设计了一款X波段功率放大器芯片。通过采用共射共基放大器电路结构和有源线性化偏置电路,提高了电路耐压值和功放最大输出功率。通过两级共射共基放大电路级联,结合级间匹配电路及输出匹配电路,提高了放大器的增益和工作带宽。采用非均匀功率管版图布局及镇流电阻,提升功率放大器电路可靠性。测试结果表明,在8-12 GHz频段内,放大器回波损耗均小于-10 d B,小信号增益大于30 d B,1 d B压缩点输出功率为16 d Bm,饱和功率大于19 d Bm,峰值饱和功率附加效率大于18%。该放大器工作在AB类,采用5 V供电,静态工作电流为80 m A,面积为1.22 mm×0.73 mm。展开更多
基于GF 8HP 0.12μm Bi CMOS工艺设计并实现了一款应用于相控阵系统的具有低幅度均方根（RMS）误差的单片集成5～40 GHz 5 bit数控衰减器。该衰减器采用桥T和单刀双掷（SPDT）开关结构,其中的NMOS开关管通过采用体端悬浮技术,改善了衰...基于GF 8HP 0.12μm Bi CMOS工艺设计并实现了一款应用于相控阵系统的具有低幅度均方根（RMS）误差的单片集成5～40 GHz 5 bit数控衰减器。该衰减器采用桥T和单刀双掷（SPDT）开关结构,其中的NMOS开关管通过采用体端悬浮技术,改善了衰减器在全部衰减态下插损的平坦度,降低了衰减器的插损,提高了衰减器的线性度。测试结果显示,在5～40 GHz频段内,该5 bit数控衰减器的插损最小值为5.7 d B,最大值为14.2 d B,幅度均方根误差小于0.39 d B,相移均方根误差小于5.7°,1 d B压缩点输入功率大于＋11 d Bm,芯片核心面积为0.86 mm×0.39 mm。展开更多
文摘利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。
文摘采用0.13μm Si Ge双极互补型金属氧化物半导体（Bi CMOS）工艺,设计了一款X波段功率放大器芯片。通过采用共射共基放大器电路结构和有源线性化偏置电路,提高了电路耐压值和功放最大输出功率。通过两级共射共基放大电路级联,结合级间匹配电路及输出匹配电路,提高了放大器的增益和工作带宽。采用非均匀功率管版图布局及镇流电阻,提升功率放大器电路可靠性。测试结果表明,在8-12 GHz频段内,放大器回波损耗均小于-10 d B,小信号增益大于30 d B,1 d B压缩点输出功率为16 d Bm,饱和功率大于19 d Bm,峰值饱和功率附加效率大于18%。该放大器工作在AB类,采用5 V供电,静态工作电流为80 m A,面积为1.22 mm×0.73 mm。
文摘基于GF 8HP 0.12μm Bi CMOS工艺设计并实现了一款应用于相控阵系统的具有低幅度均方根（RMS）误差的单片集成5～40 GHz 5 bit数控衰减器。该衰减器采用桥T和单刀双掷（SPDT）开关结构,其中的NMOS开关管通过采用体端悬浮技术,改善了衰减器在全部衰减态下插损的平坦度,降低了衰减器的插损,提高了衰减器的线性度。测试结果显示,在5～40 GHz频段内,该5 bit数控衰减器的插损最小值为5.7 d B,最大值为14.2 d B,幅度均方根误差小于0.39 d B,相移均方根误差小于5.7°,1 d B压缩点输入功率大于＋11 d Bm,芯片核心面积为0.86 mm×0.39 mm。
