面向投票类AI分类器的零冗余存储器容错设计

投票类分类器广泛应用于多种人工智能(Artificial Intelligence,AI)场景,在其电路系统中,用于存储已知样本信息的存储器易受到辐射、物理特性变化等多种效应影响,引发软错误,继而可能导致分类失败。因此,在高安全性领域应用的AI分类器,其存储电路需要进行容错设计。现有存储器容错技术通常采用错误纠正码,但面向AI系统,其引入的冗余会进一步加剧本就面临挑战的存储负担。因此本文提出一种零冗余存储器容错技术,采用纠正错误对分类结果的负面影响而非纠正错误本身的设计思想,利用错误造成的数据翻转现象恢复出正确的分类结果。通过对k邻近算法进行实验验证,本文提出的技术在不引入任何冗余的情况下可达到近乎完全的容错能力,且相比于现有技术,节省了大量硬件开销。

基于一种交织码的多位翻转容错技术研究

随着技术的发展和核心电压的降低,存储器更易受瞬时错误(软错误)影响,成为影响航天器件可靠性的主要原因。错误检测与纠正(EDAC)码(也称错误纠正码)常用来对SRAM型存储器中的瞬时错误进行纠正,由单个高能粒子引起的多位翻转错误(SEMU)是普通纠一检二(SEC-DED)编码所无法处理的。提出了一种交织度为2的(26,16)交织码,该码由两个能纠正一位随机错误、二位突发错误的(13,8)系统码组成,(26,16)交织码能够纠正单个码字中小于二位的随机错误和小于四位突发错误(DEC-QAEC)。通过理论分析和硬件平台实验表明,该交织码在存储资源占用率、实时性相当情况下可靠性优于同等长度的SEC-DED码,能有效提高SRAM型存储器抗多位翻转错误的能力。

基于OLS码的检错纠错抗辐射加固设计

由辐射粒子引起的多单元翻转(MCUs)已经成为了影响存储器可靠性的一个主要问题。而存储器抗MCUs的加固方法一般是使用可以纠正多个错误的错误纠正码(ECCs)。使用了正交拉丁方(OLS)码的故障容错系统被构造用以纠正存储器中的多个错误。OLS码是一类一步大数逻辑可译(OS-MLD)码,可以使用非常简单的大数逻辑电路来进行译码。由Verilog硬件描述语言实现设计,并且使用Model Sim进行了功能验证。

一种基于扩展汉明码的动态纠错机制

错误纠正码(Error Correction Code,ECC)是解决存储器数据出现一位或两位错误的有效手段,然而过于复杂的编码方式将降低读写性能。为解决该问题,提出了一种基于扩展汉明码的动态纠错机制。利用扩展汉明码的奇偶校验位对检错模块进行了优化,能够监测错误发生的频率,并可动态切换进行扩展汉明码校验与奇偶校验。运用Verilog硬件描述语言实现了该机制并进行了仿真分析。分析结果表明,使用该机制与使用扩展汉明码校验相比,能够有效降低路径延时与动态功耗。

具备高存储密度的新型NAND设备管理方案

针对嵌入式系统中NAND设备存储密度较低的问题,提出一种高存储密度的新型设备管理方案。通过研究大量NAND存储结构和BCH校验编码设计,在页面中找到一种通用的信息存储结构模式。使得冗余区(OOD)编码满足错误纠正码(ECC)纠错能力的同时可容纳设备分区管理信息,从而将主页面全部用于数据存储,并以此为基础进行了设备读写、损益均衡机制的设计。实验结果表明,所提方案中NAND设备数据存储密度可达98%,优于当前多数主流文件系统。该方案具备很高的数据存储密度,设备读写效率和擦写寿命相对稳定,在嵌入式系统平台中具备很好的应用优势。

FPGA块存储器的多位翻转容错设计

在高可靠性航空航天、航空电子设备和军用应用中,辐射引发的多比特翻转(MBU)成为FPGA存储器的一个主要的可靠性问题;传统的单比特错误纠正(SEC)和双比特错误检测(DED)无法对FPGA存储器发生的MBU故障提供防护,引发存储器的存储故障;为了减少MBU造成的影响,设计了RM(2,5)编码防护系统对FPGA块存储器进行容错防护,实现了单个码字小于4位的翻转错误的纠正;对RM编码系统进行了三模冗余设计,解决了RM码不具备抗辐射的缺陷;设计的RM(2,5)编译码模块在Xilinx Virtex-5 FPGA中实现,编码模块频率以225.284 MHz运行,占用LUT资源1.33%;通过理论分析和硬件实验表明,该错误检测与纠正(EDAC)系统能够纠正4位以下的翻转,提高FPGA存储器的可靠性。

关于eMMC防数据异常的方案研究和实现方法

本文在开发一个智能产品项目过程中遇到过问题,在AC上下电压力测试时会造成系统关键区域数据错误,本文主要介绍此类问题的一种解决方案和实现方法。