二级进位跳跃加法器的优化方块分配

提出了一种新的获得二级进位跳跃加法器优化方块分配的算法.根据该算法,在确定最坏路径延时的前提下,首先获得该延时下加法器最大的优化方块尺寸,然后确定任意位二级进位跳跃加法器的优化方块尺寸.优化方块分配的进位跳跃加法器可以缩短关键路径的延时.给出了加法器门级延时、复杂度的分析,分析结果显示,通过优化方块分配,可以以较少的额外门电路获得快速的进位跳跃加法器.该加法器已用PSPICE仿真工具进行了功能验证和仿真.PSPICE仿真分析表明,所提出的二级优化方块分配进位跳跃加法器的速度优于等尺寸二级进位跳跃加法器.

基于方块超前进位的快速进位跳跃加法器

提出了一种基于方块超前进位的快速进位跳跃加法器。该加法器的跳跃方块采用不等尺寸的二级方块超前进位逻辑,其可变的方块尺寸缩小了关键路径的延时,而方块内部的快速超前进位逻辑使得延时进一步减小。除第一个方块以外,其他每个方块进位仅有两级门延时。该进位跳跃加法器已用PSp ice仿真工具进行了功能验证和仿真。门级延时和PSp ice仿真分析表明,所提出的进位跳跃加法器的速度优于通用优化方块分配的进位跳跃加法器。

快速静态进位跳跃加法器

该文提出了一种以两位加法器模块构成的静态进位跳跃加法器,通过对加法器尺寸的优化方块分配、方块之间的互补进位产生以及方块内部的多级超前进位逻辑3种方法获得快速静态进位跳跃加法器。当第一个方块的进位信号产生以后,其它每个方块从进位输入到进位输出仅需一个复合门的延时。已用PSPICE仿真工具对其进行了功能验证和仿真。通过门级延时分析和仿真结果比较,所提出的进位跳跃加法器的速度具有超前进位加法器的速度优势。