基于随机延时的嵌入式CPU抗DPA硬件架构

针对嵌入式CPU运行加解密算法时产生的功耗边道效应问题,提出了一种基于随机延时的抗DPA攻击的嵌入式处理器架构。该架构在处理器前级流水级中插入随机的等待延时,在时间轴上对每一次程序运行的功耗轨迹进行干扰,从而达到抗DPA攻击目的。实验表明,该架构具有良好的抗差分功耗分析的特性,且硬件电路的设计复杂度较低。