基于高速AD的动态相位自校准实现

高速AD广泛应用于雷达通信、电子对抗、卫星导航、高能物理等领域。由于高速AD接口数据速率可以达到上GHz,这就要求FPGA对AD随路时钟的上升沿必须定位到数据的中心稳定区域,否则,数据将变得不准确。针对高速AD的接口特点,本文提出了一种高速AD接口IODELAY的相位动态自校正方案,使得采集的AD数据稳定可靠。从而使FPGA后级对AD信号的处理成为可能。

基于FPGA的高速AD动态相位自校准实现

在信号处理系统中,高速AD数据与随路时钟路径传输延时不同,可能导致数据接收絮乱,进而导致信号处理结果不正确。本文基于Xilinx 7系列FPGA和ADS4449芯片,利用FPGA中的IDELAYE2延时调整机制,设计了一种动态相位调整算法,自适应的调整数据与随路时钟的延时,通过采样时钟找到数据窗口的中心,实现通道内14bit数据的对齐,使得AD采集的数据稳定可靠,从而使得后续信号处理成为可能。经过±50℃的高低温实验证明该算法稳定可行。