宇航用静态随机存储器验证方法研究与应用

在研究静态随机存储器故障模型以及常用功能验证方法的基础上,提出采用March SOF算法结合故障注入的EDAC测试程序作为宇航用带EDAC功能SRAM存储器的验证方法。该方法将March SOF算法扩展为32位字定向算法,同时增加数据保持故障以及EDAC功能的测试,可以对宇航用SRAM进行全方位功能验证。采用实际电路,对该方法进行实现和验证,验证结果表明了方法的可行性和有效性。

静态随机存储器在轨自检算法

静态随机存储器(SRAM)在轨自检应用于星载电子设备上电初始化过程中,能够在电子设备开始工作前发现存储器的故障单元,为评估电子设备健康状态提供依据。分析了SRAM的结构和常见的故障原理,针对在轨应用这一特殊背景开展研究,提出了对典型测试算法的改进方案。在完成对改进方案的分析和评价后,以8 K×8 bit存储器为例开展算法的实现,并验证了改进方案的可行性。与典型测试算法相比,所提改进方案具有资源开销少、故障覆盖率高等优点。

非易失性静态随机存储器研究进展

在非易失性存储器领域,非易失性静态随机存储器(NVSRAM)可以克服现有非易失性存储器的缺点与限制,并完全替代静态随机存储器(SRAM)。首先,对几种新型非易失性存储器进行了简单阐述;其次介绍了NVSRAM的基本工作原理和特点,针对NVSRAM在解决传统SRAM掉电数据储存问题、加快读取速度以及减少功耗等方面的优势进行阐述。对近年来基于阻变存储器的NVSRAM的研究背景和国内外研究现状进行了调研,着重比较和分析了已有结构的优缺点,重点探讨了提高恢复率、减少漏电流和降低功耗的关键优化技术。最后,展望了NVSRAM未来的应用和研究发展方向。

基于LabVIEW和FPGA的存储器测试系统设计

为满足多种存储器的测试需求,基于LabVIEW和FPGA设计了一套存储器测试系统;系统分为上位机及下位机两个部分,其上位机部分采用LabVIEW开发测试控制器,完成系统的测试控制、测试数据的采集与存储及对传统仪器的程序控制;下位机部分采用FPGA实现测试所需要的测试激励生成,经实测验证了系统可以对专用存储器进行自动化监控测试,具有测试成本低测试灵活及可扩展性强等特点。

应用于超低电压下的SRAM存储单元设计

提出一种能够工作在低电压下的SRAM存储单元,单元采用8T结构,在传统6T结构的基础上增加两个串联的NMOS构成读出端口,传统6T结构中背靠背反相器采用高阈值晶体管.采用Smic130nm工艺仿真结果显示,提出的8T结构能够在最低0.3V下正常操作,单元的读写噪声容限,保持噪声容限,相比传统6管结构显著提升,并且低电压下静态功耗方面均比传统6管结构降低60%~70%.

基于物理α指数MOSFET模型的SRAM存储体单元优化

存储体单元是静态随机存储器(SRAM)最基本、最重要的组成部分,它在改善系统性能、提高芯片可靠性、降低成本与功耗等方面都起到了积极的作用。该文采用物理α指数MOSFET模型建立了与SRAM存储体单元相关的功耗,延迟的性能模型,并结合存储体单元面积模型以及可靠性分析,提出了一种存储体单元结构优化方法。实验结果表明采用此优化方法得出的存储体单元结构降低了功耗,访问时间以及面积,与仿真结果相比误差小于10%,实验仿真结果证明了性能模型和优化方法的有效性和正确性。

基于FPGA和SRAM的智能点胶机控制系统设计

介绍了一种基于FPGA和SRAM的新型点胶机智能控制系统,可以采用手动、自动和连动三种模式对开启时间进行控制,其步进时间为0.01s,调节范围为0.01s～999.99s。此系统利用FPGA高密度、高可靠性、可反复擦写和可以现场编程、灵活调制的特点,将整个系统的大部分功能集成在FPGA里,将系统运行过程中产生的数据存放在SRAM中,利用一个4×5的矩阵键盘为输入,五位的数码管和四个LED为输出,可以很方便地对点胶机的工作状态进行控制,并在不改变硬件结构的情况下,对系统进行升级。此系统还可用作其他设备和仪器的控制开关。

SRAM型FPGA单粒子辐照试验系统技术研究

单粒子辐射效应严重制约FPGA的空间应用,为提高FPGA在辐射环境中的可靠性,深入研究抗辐射加固FPGA单粒子效应评估方法,设计优化单粒子效应评估方案,开发相应的评估系统,提出基于SRAM时序修正的码流存储比较技术和基于SelectMAP端口配置回读技术。借助国内高能量大注量率的辐照试验环境,完成FPGA单粒子翻转(SEU)、单粒子闩锁(SEL)和单粒子功能中断(SEFI)等单粒子效应的检测,试验结果表明,该方法可以科学有效地对SRAM型FPGA抗单粒子辐射性能进行评估。

采用钳位二极管的新型低功耗SRAM的设计

给出了一种设计低功耗静态随机存储器(SRAM)的技术,实现了在电路级与架构级层次上同时降低漏电流与动态功耗。该技术采用源极偏压结构控制漏电流,将一个钳位二极管与NMOS管并联插入GND与SRAM单元的源极之间,当NMOS打开时SRAM进行正常的读写操作,而NMOS关闭则会将源极电压抬高至钳位电压,降低漏电流的同时保证了数据的稳定性;对SRAM结构进行独特的布局,引入Z译码电路,极大地减少每次操作时激活的存储单元数量,明显降低动态功耗;将power-gating技术与高阈值(highV_(th))器件相结合的低功耗设计应用于外围电路,进一步降低漏电流。基于UMC 55nm SP CMOS工艺制造了包含多个SRAM实例(instance)的测试芯片,测试结果证明了该技术的有效性与可靠性。

基于仲裁器PUF的SRAM FPGA防克隆技术设计与实现

为保护电子设备中使用的静态随机存储器(SRAM)型现场可编程门阵列(FPGA)内部电路设计不被窃取,设计了用于SRAM FPGA的防克隆电路。该电路利用FPGA制造过程中的随机误差,提取每块芯片独一无二的ID。在此ID的控制下,被保护电路只能在指定的FPGA中正常运行,而在未指定的FPGA中运行时,无法产生正确的输出,从而达到防克隆目的。防克隆电路由使用仲裁器的物理不可克隆函数(PUF)、多数表决器、运算门阵列等三部分构成,其中仲裁器PUF电路用于提取ID,多数表决器起到提高输出稳定性的作用。最后在FPGA开发平台上证明了该电路的可行性。

无SRAM的H.264/AVC去块效应滤波器

针对H.264/AVC中的去块效应滤波器,该文提出了一种新的滤波处理顺序,能够显著减小片上数据缓存容量,并以此为基础设计了一种去块效应滤波器的VLSI硬件新结构。该结构利用数据复用机制减少对片外存储的访问量、节省处理时间,同时不使用片内SRAM,将对片内SRAM的访问降为0。仿真结果显示,该电路在工作频率为100MHz时对HDTV能较好地实现实时滤波;在0.18μm工艺下,综合后的等效逻辑门数只有16.8k。

基于FPGA的SRAM测试电路的设计与实现

为了保证独立的SRAM模块或嵌入式SRAM模块功能的完整性与可靠性,必须对SRAM模块进行测试。介绍了一种基于Altera DE2开发板的面向字节的SRAM测试电路的设计与实现。测试算法采用分为字内和字间测试两部分的高故障覆盖率March C-算法;设计的测试电路可由标准的JTAG(联合测试工作组)接口进行控制。设计的测试电路可测试独立的SRAM模块或作为BIST(内建自测试)电路测试嵌入式SRAM模块。验证结果表明该SRAM测试系统是非常高效的。

一种新型单粒子翻转加固SRAM单元

随着器件特征尺寸缩小,发生在敏感节点之间的电荷共享使加固静态随机存储器(SRAM)单元容易发生单粒子翻转(SEU)。通过对ROCK,WHIT,Quatrol及JUNG等SRAM单元的SEU加固机理分析,提出一种新型SEU加固SRAM单元,并从面积、延时、功耗和SEU恢复时间等方面对传统加固单元和新结构进行了对比与分析。结果表明新型SEU加固SRAM单元具有更高的临界电荷和更低的SEU恢复时间。由于其只有两个翻转敏感节点对,新结构抗SEU的能力优于ROCK,Quatrol和JUNG结构。新提出的结构以较小的面积和性能代价,显著提高SRAM单元抗SEU能力,可有效降低SRAM型存储器在深亚微米工艺节点的软错误率。

大数据中心固态存储技术研究

比较SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)、闪存、磁盘和磁带等存储技术的性能,描述存储器层次结构,分析大数据中心云存储系统部署固态硬盘需克服的限制条件及两种用于遏制写入放大的技术,列举RAMCloud和Memcached两大实例,说明一致性散列算法的原理和应用。

基于TSV转接板的3D SRAM单粒子多位翻转效应

为了研究硅通孔(TSV)转接板及重离子种类和能量对3D静态随机存储器(SRAM)单粒子多位翻转(MBU)效应的影响,建立了基于TSV转接板的2层堆叠3D封装SRAM模型,并选取6组相同线性能量传递(LET)值、不同能量的离子(^(11)B与^4He、^(28)Si与^(19)F、^(58)Ni与^(27)Si、^(86)Kr与^(40)Ca、^(107)Ag与^(74)Ge、^(181)Ta与^(132)Xe)进行蒙特卡洛仿真。结果表明,对于2层堆叠的TSV 3D封装SRAM,低能离子入射时,在Si路径下,下堆叠层SRAM多位翻转率比上堆叠层高,在TSV(Cu)路径下,下堆叠层SRAM多位翻转率比Si路径下更大;具有相同LET值的高能离子产生的影响较小。相比2D SRAM,在空间辐射环境中使用基于TSV转接板技术的3D封装SRAM时,需要进行更严格的评估。

SRAM型FPGA中SEM IP核的验证与自动注错方法

星载设备长时间工作在空间环境中,宇宙中的带电粒子会造成器件功能异常,产生存储器软错误,严重时会损坏硬件电路。为模拟辐照环境对器件的影响,利用Xilinx公司的软错误缓解(SEM)控制器IP核,搭建了基于Xilinx Kintex-7的验证与测试平台,完成对SEM IP核的功能验证。为提高测试效率,设计了基于上述平台的自动注错方法。经过验证,该方法能够达到预期的帧地址覆盖率。实验结果表明,SEM IP核具备软错误注入与缓解功能,自动注错方法有利于此IP核的实际应用。

双端口SRAM抗写干扰结构的优化设计

针对双端口静态随机存储器(SRAM)通常存在写干扰而导致数据写入困难的问题,基于经典位线电平复制技术提出了一种新型的位线电平复制结构。基于SMIC 28 nm CMOS工艺对位线电平复制结构进行设计,通过优化控制逻辑的组合电路,缩短位线电平复制操作的开启时间,提高了数据写入SRAM的速度,使设计的SRAM可在更高频率下正常工作,同时降低了动态功耗。仿真结果显示,在0.9 V工作电压下,相对于经典位线电平复制结构,采用新结构设计的SRAM的写入时间缩短了约27.4%,动态功耗降低了约48.1%,抗干扰能力得到显著提升。

28 nm低功耗工艺SRAM失效分析

在28 nm低功耗工艺平台开发过程中,对1.26 V测试条件下出现的SRAM双比特失效问题进行了电性能失效模式分析及物性平面和物性断面分析。指出失效比特右侧位线接触孔底部空洞为SRAM制程上的缺陷所导致。并通过元素成分分析确定接触孔底部钨(W)的缺失,接触孔底部外围粘结阻挡层的氮化钛(Ti N)填充完整。结合SRAM写操作的原理从电阻分压的机理上解释了较高压下双比特失效,1.05 V常压下单比特不稳定失效,0.84 V低电压下失效比特却通过测试的原因。1.26 V电压下容易发生的双比特失效是一种很特殊的SRAM失效,其分析过程及结论在集成电路制造行业尤其是对先进工艺制程研发过程具有较好的参考价值。

6T-SRAM共享接触孔失效定位的分析方法

6T静态随机存储器(SRAM)在新的集成电路技术节点被广泛用于制造工艺的研发。随着集成电路制造工艺技术节点微缩进入100 nm线宽以下,SRAM存储单元的主流设计使用了新的布局以降低光刻制造技术的难度,新的布局引入了共享接触孔(shared CT)的新结构,同时也带来了新的失效机制。系统地分析了共享接触孔带来的失效问题,并采用电性分析和传统失效分析相结合的新方法,准确定位了在共享接触孔与SRAM中另一反相器栅极之间存在的新的高阻失效,而这类高阻失效无法通过传统失效分析方法精确定位。对失效物理地址进行的切片检验证实了这种高阻失效,因此也证明了新的分析方法是有效的。

28nm工艺制程SRAM高低温失效分析

采用SRAM读/写功能分析、晶圆可接受测试(WAT)分析、SRAM操作电路分析相结合的方法,找出28 nm工艺平台开发过程中高温(125℃)和低温(-40℃)测试条件下静态随机存储器(SRAM)比特失效的根本原因,发现高温比特失效是由于SRAM器件局部不匹配带来的β值偏小导致的读串扰失效,低温失效是由于SRAM器件局部不匹配带来的γ值偏小导致的写失效。结果显示28 nm工艺平台SRAM的高低温比特失效对SRAM器件的局部匹配及均匀性较敏感,可以通过优化该平台器件的局部匹配和均匀性改善这种失效。这种SRAM高低温失效的分析方法及结论在集成电路制造行业尤其是对于高阶工艺研发过程具有较好的参考价值。