面向序列密码的非线性反馈移位寄存器可重构并行化设计

基于序列密码的非线性反馈移位寄存器,将可重构技术与并行化处理相融合,提出了一种非线性反馈移位寄存器的可重构并行化架构.结果表明:可重构并行化架构能够灵活重构任意结构的非线性反馈移位寄存器;并行化思想能够支持在一个时钟周期完成对非线性反馈移位寄存器的并行更新;在0.18μm的互补金属氧化物半导体(CMOS)工艺中,其核心工作频率能够达到172MHz,针对256级的线性反馈移位寄存器,当并行度选取为32时,其吞吐率能够达到5.5Gb/s.

非线性反馈移位寄存器串联分解唯一性探讨

非线性反馈移位寄存器(NFSR)是目前序列密码研究的热点问题之一。假定一个NFSR可以分解为更低级数NFSR的串联,该文讨论此分解是否唯一的问题。首先,对线性反馈移位寄存器(LFSR)而言,其串联分解等价于二元有限域2F上单变元多项式的分解,因而是唯一的。其次,针对给定NFSR可以分解为更低级数NFSR到LFSR串联的情形,该文给出了此NFSR具有这样分解的一个充分必要条件,并据此指出所有这样分解中级数最大的LFSR是唯一的。该文的最后构造了一类反例,此类反例表明对一般情形而言,NFSR的串联分解并不唯一。

非线性反馈移位寄存器序列子簇的研究进展

随着近十年国际序列密码设计思想的转变,非线性反馈移位寄存器逐渐成为用于序列密码算法的重要的序列源生成器,因此对非线性反馈移位寄存器序列的密码性质的研究受到很多关注.一个非线性反馈移位寄存器的输出序列包含子簇是一种退化现象,它表明一个n级非线性反馈移位寄存器的输出序列并非都是真正的n阶递归序列,而是满足低于n阶的递归关系,甚至低于n阶的线性递归关系.本文系统总结了关于非线性反馈移位寄存器序列子簇的研究结果.

快速寻找非线性反馈移位寄存器的编程算法

在流密码中,非线性反馈移位寄存器(non-linear feedback shift register,NLFSR)是一种常用的安全性较高的伪随机序列生成器。目前仍然没有一种普遍有效的数学算法,能够根据给定的序列或者序列周期,直接推导出NLFSR。提出了一种快速寻找NLFSR的编程算法。该算法基于统一计算架构(compute unified device architecture,CUDA)和并行计算来实现,计算速度快,尤其适用于处理高次数的复杂NLFSR。并且该算法可以快速大规模地计算出NLFSR,为未来研究寻找NLFSR的数学算法提供了大量的实验数据。

Grain-like型非线性反馈移位寄存器的序列的周期

研究了Grain-like结构能否输出最小周期的序列这一公开问题。给出Grain-like结构的概率模型,指出其输出序列的周期服从几何分布,从理论上说明了最小周期是可能达到的;借助星积运算,给出了一个判定Grain-like结构能否输出最小周期序列的充分条件,并构造了一类如此的Grain-like结构。

非线性反馈移存器型序列密码的完全性通用算法

非线性反馈移存器型序列密码被使用于智能卡、射频识别标签(RFID)和无线传感器等硬件资源受限设备的信息加密中,其典型代表为Trivium算法、Grain v1算法和Mickey算法,然而现有的完全性算法在应用于此类序列密码时存在分析轮数较少及对依赖关系区分不清楚等问题.本文提出了一种考察此类序列密码完全性的通用算法,将算法内部状态表示成线性集合和非线性集合,将序列密码每轮更新转化为集合的运算,通过迭代计算可给出算法达到非线性完全性所需轮数的下界,克服了现有完全性算法的不足.应用此通用算法给出Trivium算法更优的1比特差分区分器并完成对Trivium-B算法的实时攻击.本方法可为此类序列密码的设计提供一定的理论依据.

一种非线性最大长度伪随机序列发生器的设计

伪随机序列在众多领域得到应用,研究伪随机序列的产生具有重要意义。基于m序列,首次提出采用特征函数构造非线性最大长度移位寄存器反馈函数。运用这种方法,构造了一类非线性反馈函数。根据该类反馈函数,设计了非线性伪随机序列发生器,并在FPGA(EPF10K)上得到实现。结果表明,该序列发生器生成的伪随机序列,周期长度,平衡特性、游程特性与m序列相同,非线性度较之得到提高,是难得的序列。

基于钟控非线性序列的RFID伪随机数发生器设计

以RFID加密系统的伪随机数发生器为研究对象,提出以线性反馈移位寄存器(LFSR)为基本部件的复合型钟控非线性伪随机数发生器的设计方法。通过Matlab和QuartusII对该设计的周期、线性复杂度、均匀性、功耗等特征参数进行分析,最后硬件电路采用FPGA产品中低成本、低功耗的CycloneⅡ实现。此设计既保持了基本钟控非线性序列循环周期长、线性复杂度高的特性,同时提高了输出序列取值分布的均匀性,电路结构简单,并行输出16位数据,能够满足RFID加密系统的要求。

基于L-M-NFSR结构的16比特S盒设计方法

S盒是分组密码算法的重要部件,为密码算法提供非线性变换,S盒的安全强度在一定程度上决定着密码算法的安全强度。为构造具有优良密码学性质的16比特S盒,设计一种以Lai-Massey结构和非线性反馈移位寄存器(NFSR)组件相结合的L-M-NFSR新结构。该结构以与高级加密标准(AES)算法S盒仿射等价的8比特S盒作为新结构的轮函数,减少设计的复杂性并提高结构的可变性;左右分支各增加一个迭代少量拍数即可符合严格雪崩特性的NFSR组件用于提高结构的扩散性;通过3轮迭代和遍历生成16比特S盒。进一步地,基于该结构,以AES算法S盒仿射等价新生成的8比特S盒替换轮函数中的8比特S盒,可方便地生成大量新的16比特密码S盒。为提高对所构造16比特S盒性质的评估效率,采用图形处理器(GPU)进行并行计算,测试结果表明,所生成的16比特S盒具有较优的密码学性质,均满足双射性,代数次数为15,非线性度最优为31992,差分均匀度最低为18,信噪比最低为146.712,具有较好地抵御数学攻击和差分功耗分析的安全性。

基于寄存器串联的de Bruijn序列构造

采用非线性反馈移位寄存器(NFSR)序列代替线性反馈移位寄存器(LFSR)序列作为驱动序列逐渐成为序列密码设计的主流趋势,因此NFSR也成为当前序列密码研究领域的一个热门课题.虽然研究历史已经有半个多世纪之久,但NFSR的研究成果依然相对匮乏,诸如圈结构等基本的密码性质尚不清楚.其中,如何构造大周期、密码性质良好的NFSR序列是序列密码设计者最关注的问题之一.极大周期NFSR序列,也称de Bruijn序列,具有良好的伪随机性质,而其构造问题一直是研究的热点.本文利用一类反馈移位寄存器串联结构,将生成k级de Bruijn序列的NFSR串联至生成n级m-序列的LFSR中,给出了构造(k+n)级de Bruijn序列的方法.此类串联结构共有两条平移不等价的输出序列,文章给出了其中周期较小的输出序列的求取算法,并分析了这条序列上共轭状态的判断与选取,进而通过一次并圈得到de Bruijn序列.文章进一步分析了对于给定的(k+n),令k尽量小,则可以有效降低利用此法构造所需要的复杂度.

基于NFSR的分组密码算法SPRING

本文详细介绍分组密码算法SPRING的设计.根据分组长度和密钥长度的不同,SPRING具体包括三个算法版本SPRING-128-128、SPRING-128-256、SPRING-256-256,其中SPRING-n-m表示分组长度为n且密钥长度为m.SPRING是SP结构的分组密码,主要面向硬件实现设计,采用基于非线性反馈移位寄存器(NFSR)的32-比特S-盒和基于非线性反馈移位寄存器的密钥扩展算法.由于没有S-盒的存储,SPRING算法的硬件实现面积比较小.根据不同的应用需求,例如面积小或加/解密速率高,可以采用不同的实现方式.基于轮的实现,硬件面积最小,在TSMC 16 nm工艺库下,SPRING-128-128算法的硬件实现面积约1046μm^2;全轮展开实现,加/解密速率最大,SPRING-128-128算法的加密速率可以达到17482 Mbps,此时硬件实现面积约8079μm^2.SPRING的含义为SP结构分组密码和环状串联非线性反馈移位寄存器(A ring-like cascade connection of NFSRs).

非线性前馈滤波移位寄存器序列的快速相关攻击

本文修改了Meier和Staffelbach最近提出的一种算法,使其适用于带非线性前馈滤波器的单个线性反馈移存器(LFSR)组成的滚动密钥产生器(RKG)产生的流密码。文章证明,在某些假设下,密码分析者可用此修改后的算法来确定一个等价系统,它由一组线性移存器和一个适当的组合函数组成,能产生相同的滚动密钥序列。文章最后给出了能经得起这一修改算法攻击的RKG设计准则。

NFSR串联分解唯一性的研究

分析了NFSR串联分解的唯一性问题;给出了当一个NFSR存在线性右星积分解和线性左星积分解时,两种分解方式的内在联系;利用这一联系,证明了某两类NFSR的输出序列圈结构一定是相同的。

NBC算法

NBC算法是一种广义Feistel结构的分组密码算法,支持128/128比特、128/256比特和256/256比特三种分组和密钥尺寸.非线性部分采用16比特的S盒,该S盒基于16级非线性反馈移位寄存器迭代构造,具有很低的硬件实现成本.密钥扩展算法也采用类似的基于字的16级非线性反馈移位寄存器.算法能够抵抗差分、线性、不可能差分、零相关线性、积分等主要密码分析方法,具有足够的安全冗余.

全状态伪随机序列发生器的实现

对于伪随机序列发生器一直存在如何选择反馈函数和如何产生全部的反馈序列两大问题。经过推导可以得到3-12bit伪随机序列发生器的本原多项式,再根据伪随机序列信号的特性选择出较好的全状态伪随机序列发生器的非线性反馈函数,即通过修改线性移位寄存器的反馈网络将移位型计数器的全部状态加以利用,实现全状态伪随机序列信号。同时应用FPGA实现12bit全状态伪随机序列发生器并对其产生的序列进行仿真分析。

祖冲之算法在数字图像加密中的应用与实现

分析了多种现有的数字图像加密算法,以寻求一种安全性高、软硬件实现简单的数字图像加密算法。祖冲之(ZUC)算法因其采用了线性反馈移位寄存器(LFSR),比特重组(BR)和非线性函数F的三层结构设计,极大地增强了该算法的安全性。而且,ZUC算法在设计时充分考虑了软硬件实现的复杂度,所以ZUC算法的软硬件实现开销较小,硬件实现功耗小。此外,由于ZUC算法流式产生密钥的快速实时性,非常适合用于数字图像的加解密。最后,将ZUC算法实现,并对数字图像进行加解密,取得了很好的加密效果。

对基于NLFSR分组密码KTANTAN32的相关密钥中间相遇代数攻击

本文分析了KTANTAN32的代数学弱点.使用相关密钥中间相遇攻击,用代数推导的方法得到了在240轮之后所使用某些密钥的一元线性方程,解这些方程便可迅速逐比特恢复相应密钥.因只须一对相关密钥和2个明密文,即可恢复部分密钥比特,攻击的时间复杂度和空间复杂度都可以忽略不计.分析表明KTANTAN32是一个很弱的算法.同时也说明使用NLFSR和线性密钥编排是KTANTAN32的致命弱点,为抵抗相关密钥中间相遇攻击,设计者应在密钥编排中加入非线性因素.

适用于任意频隙数的跳频序列族产生方法研究

在现有跳频序列产生理论的基础上,从工程实现的角度研究了一种跳频序列族的构造方法。该方法利用GF(p)上的反馈移位寄存器和若干非线性逻辑运算,产生出性能较好、可用频隙数为p^k-p^m的跳频序列,并通过有限域的多项式长除法实现了系统时间TOD与跳频状态的对应,使其具有实用性。通过对各项性能进行分析仿真,证明生成的跳频序列具有分布均匀、独立性好及线性复杂度大的特点,并易于工程实现。

GF(2)域上FSR+NLF类序列密码可重构处理结构设计

讨论了FSR+NLF类序列密码的可重构处理结构设计,包括总体结构设计、可重构FSR结构设计、可重构NLF结构设计以及互连网络结构设计。采用该结构的密码运算单元可以根据需要实现多种此娄序列密码,具有结构简单、可扩展、运行速度高等特点。

祖冲之算法分析及其硬件实现

详细分析了3GPP LTE国际加密标准祖冲之(ZUC)算法的结构及其硬件实现过程。ZUC流式加密算法采用了线性反馈移位寄存器(LFSR),比特重组(BR)和非线性函数F的三层结构设计,具有很高的安全性。同时,ZUC算法在设计时就充分考虑了软硬件实现的低复杂度,因此非常适合于硬件实现。ZUC算法在Altera的Cyclone FPGA上实现,需要2 013个逻辑单元,不需要存储器。在中芯国际SMIC 0.18μm的CMOS工艺上实现的芯片面积为109 823μm2。