一种新型高速低抖动低功耗双模预分频器及其在PLL频率综合器中的应用

提出了一种零中频两次变频 80 2 11a接收机频率合成方案 ,降低电路功耗的同时 ,提高了电路可靠性 .改进了双模预分频器的结构 ,提出了一种新型集成“或”逻辑的SCL结构D锁存器 .采用 0 18μm数模混合CMOS工艺投片测试表明 ,双模预分频器在 1 8V电源下功耗仅 5 76mW(1 8V× 3 2mA) ,RMS抖动小于 1% .

一种基于新的优化结构和动态电路技术CMOS双模预分频器(英文)

提出了一种应用新的电路结构和动态电路技术的双模预分频器 ,它已用 0 .2 5μm CMOS数字工艺实现 .新的优化结构减少了电路的传输延迟 ,提高了电路速度 .基于这种优化结构和动态电路技术 ,提出了改进的 D型触发器 .为了验证其功能 ,制作了一个试验型芯片 .经测试 ,该分频器在可以工作于 GHz频率范围 ;在电源电压为 2 .5 V ,输入频率为 2 .5 GHz时 ,其功耗仅为 35 m W(包括三个功耗很大的输出缓冲器的功耗 ) .由于其具有良好的性能 ,该分频器可应用于许多射频系统中 .

单片UHF RFID阅读器中VCO及其预分频器设计

提出了一种应用于860～960MHz UHF波段单片射频识别(RFID)阅读器的低相位噪声CMOS压控振荡器(VCO)及其预分频电路。VCO采用LC互补交叉耦合结构,利用对称滤波技术改善相位噪声性能,预分频电路采用注入锁定技术,用环形振荡结构获得了较宽的频率锁定范围。电路采用UMC0.18μm CMOS工艺实现,测试结果表明:VCO输出信号频率范围为1.283～2.557GHz,预分频电路的频率锁定范围为66.35%,输出四相正交信号。芯片面积约为1mm×1mm,当PLL输出信号频率为895.5MHz时,测得其相位噪声为-132.25dBc/Hz@3MHz,电源电压3.3V时,电路消耗总电流为8mA。

一种InGaP/GaAs HBT高速预分频器MMIC

采用Foundry提供的InGaP/GaAs HBT工艺设计了一种数字静态除2高速预分频器MMIC.流片测试结果与仿真结果基本吻合,最高工作频率高于仿真结果.设计过程在速度和功耗之间进行了折中,并且考虑了自谐振频率对电路的影响.测试结果显示:在5V电源电压下,该预分频器静态电流为60mA,最高工作频率达到15GHz,自谐振频率为19.79GHz.该MMIC可以直接应用到S-X波段射频微波系统中.

一种应用于GNSS接收机的新型低功耗高速预分频

该文设计了一款应用于全球卫星导航系统(GNSS)接收机射频芯片的基于新型源耦合锁存器结构的预分频,用于产生接收机所需要的本振信号。与传统的静态源耦合逻辑锁存器相比,新结构引入一个钟控晶体管,可实现在采样期间减小锁存器的时间常数,有效地提高了最高工作频率,并且扩展了工作频率范围。通过建立一个简单但有效的小信号模型,新结构的优点被详细阐述。实验结果显示,该预分频最高频率可达6.9GHz,消耗电流仅为1.2mA。该预分频在0.18μmCMOS工艺上实现,已成功应用于GNSS接收机射频芯片中。

一种具有自适应节能的新型4/5高速双模预分频器(英文)

首次提出一种自适应节能方法用于设计4/5高速双模预分频器,它的特点是工作在除4模式时,其中一个D类触发器处于休眠状态.使用台积电混合信号0.25μm CMOS工艺,采用这一自适应节能的设计方法,设计了一个具有源极耦合结构的4/5高速双模预分频器.仿真结果证明,这一新型4/5高速双模预分频器不受休眠到工作转换状态的影响,最高工作频率保持不变.同时,流片结果表明,当这一新型高速预分频器用于实现66/67分频时,可节省高达20%以上的功耗.

一种新的相位开关实现技术及其在射频双模预分频器中的应用

提出了一种新的相位开关实现技术 .基于这种技术设计了一个 2 / 3分频器单元 ,该单元结构简单 ,工作频率高 ,功耗低 .为了验证该技术 ,采用 0 .2 5μm CMOS数字工艺实现了一个 12 8/ 12 9双模预分频器 .对该芯片的测试结果表明其能正确工作于 GHz频率范围 .当工作频率为 2 .3GHz时 ,它消耗的电流仅为 13.5 m A(2 .5 V电源电压 ) ,芯片面积为 0 .4 7mm× 0 .4 7m m.

一种1.8 V低功耗2 GHz预分频电路的设计

描述了一个应用于高集成度2 GHz频率综合器的预分频电路的设计,预分频电路中D触发器采用了源极耦合逻辑电路结构,可以提高电路工作频率,同时有效减小开关噪声和电路功耗。预分频电路采用TSMC 0.25 μm 1P5M CMOS工艺实现,Spectre仿真表明,在1.8 V的电源电压下,经过优化的预分频电路能够在各种工艺条件和温度下正常工作,整体功耗为6.2 mW(单个D触发器功耗仅为1.8 mW),满足手持设备的要求。

一种宽频压控振荡器及高速双模预分频器的设计与实现

针对射频无线收发机的需求,利用开关电容阵列和多个VCO核的结构设计了一个分段线性超宽频压控振荡器(VCO).采用全电流模逻辑(CML)结构的双模预分频器能满足振荡器最高频率输出的要求.基于IBM0.35SiGe BiCMOS工艺的流片测试结果表明,电源电压为2.8V时,该压控振荡器的频率能够覆盖2.75～5.73GHz的频段,调频灵敏度约为100MHz/V,在偏离中心频率1MHz处,单边带相位噪声最佳值达到了-120.32dBc/Hz,预分频器后仿最高工作频率达9.6GHz,两部分核心总工作电流为10mA.

一种7-8双模预分频△∑Fractional-N频率综合器①

设计了一种应用于超高频射频识别（UHFRFID）阅读器的A∑Fractional-N频率综合器。该频率综合器采用开关电容阵列结构实现了调谐范围为750—950MHz的压控振荡器，使用电流模式逻辑（CML）结构D触发器实现了7—8双模预分频，频率精度设计为1．98kHz，电路基于UMC0．181xm2层多晶6层金属CMOS工艺实现，芯片面积为1700μm×1950μm。仿真结果表明系统建立时间小于1001xs。系统相位噪声的Matlab仿真结果为-115dBc／Hz@500kHz。测试结果显示电源电压1．8V时功耗15mA，总输出相位噪声为-111．45dBc／Hz@500kHz，测试的输出频率较好地符合预置输出频率。

一种新型7.5GHz 3.4mA相位切换三模预分频器

提出了一种新型基于相位选择结构的三模预分频器,与传统结构相比,提供了更多可选的分频比和更宽的输出频率覆盖范围,同时不增加电路复杂度与功耗,可以应用于支持多种无线标准的超高频频率合成器。设计采用了TSMC 0.18μm Analog/RF CMOS工艺,电源电压2.0V。仿真结果表明,电路最高工作频率为7.5GHz,最大电流消耗小于3.4mA。

一种砷化镓HBT高速预分频器的设计

介绍了一种采用砷化镓HBT工艺实现的数字静态除8高速预分频器。该预分频器采用D触发器高速分频和多级供电驱动电路结构。测试结果表明,最高工作频率达到18GHz。预分频器芯片在5V的电源电压下的静态电流为85mA。

基于TSMC0.25μm工艺的5GHz31/32双模预分频器的设计

双模预分频器是锁相环系统中的核心模块,一个基于TSMC 0.25μm CMOS工艺的5GHz 31/32双模预分频器被设计。该设计采用全差分注入锁定式除8分频器产生8相位输出,利用增强型移相技术实现31/32双模预分频。仿真测试结果显示频率锁定范围为4.5 GHz^5.8 GHz,消耗电流为10 mA。

一种高速14/16双模相位开关预分频器

分析了无线通信领域频率综合器的关键模块高速预分频器（prescaler）的设计方法，并根据电路要求设计了一个适用于WLAN802．11a／b／g标准的14／16双模相位开关预分频器．该电路采用SMIC0．18μmCMOS工艺实现，总芯片面积470μm×420μm．测试结果表明在1．8V电源电压下它的正常分频范围高达1．46～6GHz．当输入频率为6GHz时，电路在14和16两种分频模式下相位噪声分别为-117．70dBc／Hz@10kHz和～118．36dBc／Hz@10kHz．

用于射频接收机的三阶多级Σ-Δ调制小数分频频率合成器的实现

基于TSMC 0.18μm工艺实现了一款适用于射频收发机的全集成小数分频频率合成器.设计中采用了三阶MASH结构Σ-Δ调制器以消除小数杂散,为节省芯片面积使用了环形振荡器,同时在电路设计中充分考虑了各种非理想因素以提高频谱纯净度和降低芯片功耗.仿真结果表明,该频率合成器可以在900MHz～1.4GHz的频率范围内产生间隔为25kHz的输出信号.在1.2GHz输出时,偏离载波频率1MHz处的相位噪声可以达到-106dBc/Hz,锁定时间小于10μs.

一种低功耗相位切换型分频器

提出了一种低功耗的可编程分频器,包括相位切换型预分频器和可编程计数器,将相位切换预分频器中的相位选择器和二分频器组成套叠结构,降低了互连损耗和失配,省去了缓冲器以及二分频器的功耗,实现了一种低功耗的相位切换预分频器。将程序计数器和脉冲吞咽计数器中D触发器进行共用,使计数器中D触发器的总数减少了一半,降低了可编程计数器的面积和功耗。采用SMIC 0.18μm CMOS工艺实现了相位选择器与二分频电路,并将之集成于4.8 GHz频段锁相环频率综合器中,工作频率为4.64~5.40 GHz,在1.8 V电源电压下,分频器消耗电流3 m A,其中相位选择器仅消耗550μA。

一种可编程的2·4GHz CMOS多模分频器(英文)

采用0.35μm CMOS工艺设计并实现了一种多模分频器.该多模分频器由一个除4或5的预分频器和一个除128 ～255多模分频器在同一芯片上连接而成;在电路设计中,分析了预分频器功耗和速度之间的折中关系,根据每级单元电路的输入频率不同对128 ～255多模分频器采用了功耗优化技术;对整个芯片的输入输出PAD进行了ESD保护设计;该分频器在单端信号输入情况下可以工作到2.4GHz ,在差分信号输入下可以工作到2.6GHz以上;在3 .3 V电源电压下,双模预分频器的工作电流为11 mA,多模分频器的工作电流为17 mA;不包括PAD的芯片核心区域面积为0.65 mm×0.3 mm.该可编程多模分频器可以用于2.4GHz ISM频段锁相环式频率综合器.

数模混合GHz级频率综合器下变频模块设计(英文)

介绍了一种应用于GHz级高速频率合成器的数模混合下变频模块.采用了高速射频双模预分频器与数字逻辑综合生成的可编程吞脉冲分频器相结合的设计方法.双模预分频实现了高速低抖动低功耗,双模预分频器工作在除8状态输出133MHz频率时,均方差抖动小于2ps;可编程吞脉冲分频器算法灵活、设计复用性强,该算法可以灵活运用到许多复杂频率综合系统.相比较而言,该设计获得了更好的高频电路性能与设计复用性.

应用于5GHz WLAN的单片CMOS频率综合器

采用中芯国际(SMIC)的0.18μm混合信号与射频1P6MCMOS工艺实现了WLAN802.11a收发机的锁相环型频率综合器,它集成了压控振荡器、双模预分频器、鉴频鉴相器、电荷泵、各种数字计数器、数字寄存器和控制等电路。基于环路的线性模型,对环路参数的优化设计及环路性能进行了深入的讨论。流片后测试结果表明,该频率综合器的锁定范围为4096～4288MHz,在振荡频率为4.154GHz时,偏离中心频率1MHz处的相位噪声可以达到-117dBc/Hz,输出功率约为-3dBm。芯片面积为0.675mm×0.700mm。采用1.8V的电源供电,核心电路功耗约为24mW。