一种高速CMOS预放大锁存比较器

介绍了一种适合于高速模数转换器(ADCs)的预放大-锁存(preamplifier-latch)CMOS比较器。此电路结构包括一个预放大器、锁存比较器和输出缓冲器。在预放大器和正反馈锁存比较器之间加入分离电路,以此来减少回扫(kickback)噪声对电路的影响。采用0.35μm标准CMOS工艺库,在Cadence环境下进行仿真,该比较器在时钟频率为500 MHz,采样频率为40 MHz的时候,可以达到30μV的精度,功耗大约为0.6 mW。

新型高速低功耗CMOS预放大锁存比较器

基于预放大锁存快速比较理论,提出了一种新型高速低功耗CMOS比较器的电路拓扑。采用典型的0.35μm/3.3 V硅CMOS工艺模型,用Cadence软件进行模拟仿真,比较器延迟时间为231 ps,比优化前降低了235 ps;其回馈噪声对输入信号和电阻串参考电压产生的毛刺峰值分别为6.35 mV和1.57 mV;电路功耗118.6μW。运用该结构的比较器具有快速过驱动恢复能力,大幅度提高了比较器的速度;能有效抑制其回馈噪声,功耗低,可用于高速低功耗A/D转换器模块的设计。

高精度SC PIPELINED ADC预放大锁存比较器的分析与设计

提出了一种应用于开关电容流水线模数转换器的CMOS预放大锁存比较器。比较器采用了交叉耦合负载、PMOS/NMOS比例优化和电容中和技术。该结构大幅提高了比较器的速度并有效抑制了回馈噪声,减小了失调电压,可以作为Flash ADC应用于高精度开关电容流水线ADC。

新型高速低功耗CMOS动态比较器的特性分析

为了降低sigma-delta模数转换器功耗,针对应用于sigma-delta模数转换器环境的UMC 0.18μm工艺,提出1种由参考电压产生电路、预放大器、锁存器以及用作输出采样器的动态锁存器组成的新型高速低功耗的CMOS预放大锁存比较器。该比较器中输出采样器由传输门和2个反相器组成,可在较大程度上减少该比较器的功耗。电路采用标准UMC0.18μm工艺进行HSPICE模拟。研究结果表明:该比较器在1.8V电源电压下,分辨率为8位,在40MHz的工作频率下,功耗仅为24.4μW,约为同类比较器功耗的1/3。

一种高速高精度动态比较器

提出了一种应用于逐次逼近模数转换器的高速高精度比较器。该比较器由2级预放大器、1级锁存比较器以及缓冲电路构成。在前置预放大器中采用共源共栅结构、复位和箝位技术,提高了比较器的精度和速度,降低了功耗。在锁存比较器中引入额外的正反馈路径,提高了响应速度,降低了功耗。将锁存比较器输入对管与锁存结构隔离,降低了踢回噪声的影响,提高了比较器的精度。比较器基于SMIC 0.18μm CMOS工艺进行设计与仿真。仿真结果表明,在1.8V电源电压、800MHz时钟下,比较器的精度为50μV,传输延迟为458ps,功耗为432μW,芯片面积仅为0.009mm^2。

高速比较器的设计机理研究

针对高速比较器,定性分析了影响比较器速度的因素,探讨了在设计预放大锁存比较器时,如何调整前置放大器增益大小及减小比较器延时,定量给出比较器的前置放大器的增益及延时时间。最后基于VIS 0.4μm BCD工艺,使用Hspice进行了电路仿真分析,仿真结果验证了理论分析的正确性。

一种高速高精度比较器的设计

基于预放大锁存快速比较理论,提出了一种高速高精度CMOS比较器的电路拓扑.该比较器采用负载管并联负电阻的方式提高预放大器增益,以降低失调电压.采用预设静态电流的方式提高再生锁存级的再生能力,以提高比较器的速度.在TSMC0.18μm工艺模型下,采用Cadence Specture进行仿真.结果表明,该比较器在时钟频率为1GHz时,分辨率可以达到0.6mV,传输延迟时间为320ps,功耗为1mW.

高速高精度比较器的设计

根据预放大锁存快速比较理论,设计了一种应用于12 bit、1 MS/s逐次转换型模数转换器的比较器。采用上华0.5μm CMOS工艺,基于Hspice仿真工具,提出了测量预放大器和锁存器的失调电压的新方法。对已有失调校准技术进行改进,进一步降低了预放大器和锁存器的失调电压,显著提高了比较器的精度。采用Cadence Spectre进行仿真,结果表明,在5 V单电源电压、20 MHz时钟频率时,分辨率可以达到0.8 mV,满足12 bit SAR ADC的精度要求。

用于植入式心电监测的12位低功耗SAR ADC

设计并实现了一个用于植入式心电监测的12位低功耗逐次逼近型模数转换器(SAR ADC)。针对低功耗的应用需求,提出了一种静态预放大比较器与动态预放大比较器分时工作的时分比较方案,在保证比较精度的基础上实现了低功耗。针对低采样率时的漏电问题,采用了异步自控制逻辑、双电源电压供电和晶体管的最小栅长堆叠等方法,降低了漏电功耗。设计的ADC采用65nm CMOS工艺实现。仿真结果表明,采样率为1kS/s时,信噪失真比SNDR在各工艺角下均不小于69.9dB,有效位数为11.3位,功耗仅为30nW,漏电功耗占总功耗的11%,性能优值FoM为11.8fJ/(conv·step)。

用于视频图像传感器的12 bit 60 MS/s流水线模数转换器

介绍了一种12 bit 60 MS/s流水线模数转换器(ADC),该转换器使用采样保持电路,将连续变化的模拟信号通过一定时间间隔的采样,以实现信号的准确量化,利用增益自举运放提高信号建立的线性度;采用每级1.5 bit精确度的流水线结构实现冗余编码,降低比较器失调电压对精确度的影响,同时提出一种新型的消除静态功耗的预放大比较器结构。该流水线ADC芯片采用华力55 nm互补金属氧化物(CMOS)工艺进行电路和版图设计。对后仿真结果进行快速傅里叶变换(FFT)分析得到:动态参数无杂散动态范围(SFDR)为86.18 d B,信噪比(SNR)为72.91 d B,信纳比(SNDR)为72.8 d B,有效位数(ENOB)为11.72 bit。

一种适用于准谐振AC/DC控制芯片的波谷检测电路

设计了一种适用于准谐振反激式AC/DC(交流/直流)控制芯片的波谷电压检测电路。根据反激式变换器辅助绕组电压的特点,在一个开关周期内对辅助绕组电压采用三种不同的处理方式。电路实现了以下功能:检测变压器消磁完成的时间点,然后控制检测电路进行波谷检测;在功率开关管漏极电压斜率±0.09的范围内,检测到电压波谷;对母线输入电压和输出电压进行过压检测。Cadence specter S仿真结果显示,实现了以上功能。将检测电路用于准谐振AC/DC控制芯片,功能实现良好。

12 bit 100 MS/s Flash-SAR混合模数转换器设计

针对传统逐次逼近型模数转换器(Successive Approximation Register Analog-to-Digital Converter,SAR ADC)采样率和能量效率低等问题,设计了一款快闪型(Flash)与逐次逼近型(SAR)相结合的新型混合架构模数转换器。利用快闪型ADC一个时钟周期内可以转换出多个数字码的优势,提高了ADC的采样率。采用新型混合开关切换策略与分段电容阵列技术相结合提升了ADC的能量效率,减小了版图面积。同时,电路采用预放大动态锁存比较器以降低噪声和失调对ADC性能的影响。采用SMIC 0.11μm工艺后,仿真结果表明,在1.2 V的工作电压下,当采样速率为100 MS/s,输入信号频率为45.04 MHz时,输出信号的信号噪声失真比(Signal-to-Noise-and-Distortion Radio,SNDR)为69.26 dB,无杂散动态范围(Spurious-free Dynamic Range,SFDR)为82.10 dB,有效位数(Effective Numbers of Bits,ENOB)达到11.21 bit,功耗为5.72 mW,版图尺寸为380μm×110μm。

高性能低功耗10 bit 100 MS/s SAR ADC

设计了一种高性能低功耗的10 bit 100 MS/s逐次逼近寄存器（SAR）模数转换器（ADC）.基于优值（FOM）设计了一种数模转换器（DAC）单元电容确定法,从而实现了ADC性能和功耗之间的最优折中,得到了最小的后仿真优值为17.92 f J/步,以及与之对应的最优单元电容值1.59 f F.为了减小输入共模电压变化引起的信号敏感性失调,设计了改进的P型输入动态预放大锁存比较器,比较器采用共源共栅结构（cascode）作为P型预放大器的偏置,从而增加了预放大器的共模抑制比（CMRR）.模数转换器采用1层多晶硅8层金属（1P8M）55 nm互补型金属氧化物半导体（CMOS）工艺进行了流片验证,在1.3 V电压和100 MS/s采样率的环境下进行测试,信噪失真比（SNDR）的值为59.8 d B,功耗为1.67 mW,有效电路面积仅为0.016 2 mm^2.