一种高速CMOS预放大锁存比较器

介绍了一种适合于高速模数转换器(ADCs)的预放大-锁存(preamplifier-latch)CMOS比较器。此电路结构包括一个预放大器、锁存比较器和输出缓冲器。在预放大器和正反馈锁存比较器之间加入分离电路,以此来减少回扫(kickback)噪声对电路的影响。采用0.35μm标准CMOS工艺库,在Cadence环境下进行仿真,该比较器在时钟频率为500 MHz,采样频率为40 MHz的时候,可以达到30μV的精度,功耗大约为0.6 mW。

一种轨到轨高速CMOS滞回比较器

本文介绍了一种预放大-锁存CMOS滞回比较器,在输入级采用轨到轨结构,使用一种新颖的电流求和电路,大大降低了输入级传输时延。器件采用SMIC 0.18μm标准CMOS工艺库,在Cadence Spectre环境下仿真,结果表明:比较器的工作频率达到250MHz以上,静态工作电流为257μA,上升时延为1.94ns,下降时延为1.81ns,低频增益为89dB。