S波段捷变频频率源研究

快捷变频率源在军事上用途广泛,其指标变频时间在瞬息万变的战场上起着关键作用。该文提出一种较新的捷变频方案,并设计出了S波段捷变频频率源,其输出信号范围为2.349～2.954GHz。该频率源将直接数字式频率合成器(DDS)产生的信号直接上变频,利用选频组件抑制杂散并选择输出信号。该方案中的DDS采用Analog Device公司高端的AD9912,其具有频率分辨率高,输出信号杂散低,控制接口简单的特点。控制部分采用FPGA芯片EP2C5Q208C8。测试结果表明,系统变频时间小于1.5μs,输出信号杂散抑制最好为69.8dBc,最差为40dBc左右。

一种TD-LTE综测仪中跳频合成器的设计

在众多的TD-LTE组网技术中,跳频是其中的一种,其原理是同一用户采取不同的频率在不同的时刻进行数据传输,对TD-LTE综测仪来说,跳频的核心是能够进行频率快速跳变的本振频率合成器,本文通过分析锁相环的参数对频率切换时间的影响,提出了一种优化频率合成器跳频速度的措施,并应用于具有跳频速度要求的某TD-LTE综测仪的本振设计中,通过在具体项目实施中的实验测试,跳频速度达到16μs,满足TD-LTE组网的设计要求。

小数分频锁相环杂散抑制技术研究和应用

本文设计了一种杂散抑制方案,能较好地解决宽频段、快速换频应用中频合杂散的问题。小数分频锁相环(小数环,小数PLL)是宽频段频率合成器的主流解决方案。小数分频锁相环应用的主要问题是小数杂散问题,通过环路滤波器改善杂散会增加环路锁定时间,并且效果有限。