X/Ka双波段高性能频率综合器设计

针对电子系统中常用的X、Ka波段,结合当前系统对小步进、低相噪、低杂散及附带复杂波形产生功能的频率综合器的需求,设计了基于DDS、梳谱发生器和锁相环技术相结合的双波段频率综合器,详细给出了方案设计及关键参数计算过程及样机实物。测试结果表明,X、Ka波段频率综合器远端杂散抑制分别优于75 dB、65dB,近端杂散抑制分别优于93 dB、97 dB,相位噪声分别优于-114 dBc/Hz、101 dBc/Hz。设计结果为双波段高性能频率综合器的设计提供了技术参考。

一种基于新型自适应校准技术的小数频率综合器的设计

基于EPC Class-1 Generation-2协议规定,对工作于全球UHF RFID频段的频率综合器的设计指标进行了分析。采用标准0.18μm CMOS工艺,集成自适应频率校准模块设计了一种新颖的低相位噪声、快速锁定的小数频率综合器。其中,LC-VCO基于无尾电流源式设计,利用二次谐波滤波技术显著降低了带内相位噪声;自适应频率校准电路则区别于传统的二进制比较法,基于新颖的逐次比较法以减小VCO的4位数控逻辑电压的比较次数,因而可以快速确定VCO的控制字并缩短锁定时间。仿真结果表明,自适应校准阶段的时间仅约6.3μs,环路整体锁定时间低于23.2μs,100 kHz频偏处的相位噪声性能为-106.3 dBc/Hz,1 MHz频偏处为-126.1 dBc/Hz,整体功耗为84 mW。与最近发布的先进的CMOS小数频率综合器的性能相比,所设计的小数频率综合器实现了更优的相位噪声性能,同时能以较短的锁定时间以及较低的功耗工作。

Band Ⅲ锁相环型频率综合器的实现

使用0.18μm1.8V CMOS工艺实现了Band Ⅲ频率综合器,除压控振荡器（VCO）的调谐电感和锁相环路的无源滤波器外,其他模块都集成在芯片中.使用SPI总线实现VCO子频带的选择、电荷泵和VCO工作电流的配置等功能,使用改进的频带切换电路加快了频带切换.测试结果表明该频率综合器工作时的总功耗为34mW,提供的频率范围为143～271MHz;波段Ⅲ内偏离中心频率10kHz处的相位噪声低于-83dBc/Hz,100kHz处的相位噪声低于-104dBc/Hz,参考频率附近杂散低于-70dBc;与普通频带切换电路相比使用新的频带切换电路明显节省了频带切换时间.

基于DDS的低相噪频率综合源设计

分析了相位累加器截断、波形ROM有限字长、DAC等对直接数字频率合成器 (DDS)相位噪声的影响 ,得出了DDS芯片本身对输出信号相位噪声影响很小的结论。给出了采用AD985 4芯片构成的低相噪频率综合源的硬件组成以及系统实测的相位噪声、杂散技术指标。

具有高线性调谐特性的1.2GHz CMOS频率综合器

基于0．18μmRF CMOS工艺实现了一个1．2GHz高线性低噪声正交输出频率综合器，该综合器集成了一种高线性低调谐灵敏度的低噪LC压控振荡器；降低了系统对锁相环中其他模块的要求；基于源板耦合逻辑实现了具有低开关噪声特性的正交输出高速二分频，采用“与非”触发器结构实现了高速双模预分频，并集成了数控鉴频鉴相器和全差分电荷泵，获得了良好的频率综合器环路性能．对于1．21GHz的本振信号，在100kHz和1MHz频偏处的相位噪声分别为-99．1dBc／Hz和－123．48dBc／Hz．该频率综合器具有从1．13～1．33GHz的输出频率范围。工作电压1．8V时，芯片整体功耗20．4mW，芯片面积（1．5×1．25）mm^2。

适用于1000Base-T以太网的低抖动低功耗频率综合器

采用高速鉴频鉴相器(TSPC)、经典抗抖动的电荷泵、交叉耦合差分延迟单元以及电阻分压相位内插电路等结构设计了一个应用于1000Base-T以太网收发器的频率综合器电路,并能兼容10/100Mbps模式.该电路同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟(128相)的需要,大大节约了面积和功耗.在晶振的绝对抖动σ约为16ps情况下,输出25MHz测试时钟信号σ仅为11ps.表明该频率综合器有较强的抑制噪声能力,能很好满足发送和接收电路对于时钟性能的要求.芯片采用SMIC0.18μm的标准CMOS工艺,电源电压为1.8V,功耗小于4mW.

基于FM接收机的可变带宽频率综合器设计

本文介绍了应用在单芯片FM接收系统中可变带宽频率综合器的设计.通过同时改变电荷泵电流和滤波器的结构使锁相环的带宽发生变化,这样在不影响噪声性能(phase jitter)的前提下,锁定时间显著减小.在大电流状态下,环路带宽比锁定状态下提高了4.6倍.电路设计是采用0.6μm BICMOS工艺,仿真结果显示,在3V的电源电压下,锁定时VCO纹波电压小于0.2mV,功耗大约12mW.

一个自调谐,自适应的1.9GHz分数/整数频率综合器

本文提出了一个具有自调谐,自适应功能的1.9GHz的分数/整数锁相环频率综合器.该频率综合器采用模拟调谐和数字调谐相结合的技术来提高相位噪声性能.自适应环路被用来实现带宽自动调整,可以缩短环路的建立时间.通过打开或者关断ΣΔ调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能.采用偏置滤波技术以及差分电感,在片压控振荡器具有很低的相位噪声;通过采用开关电容阵列,该压控振荡器可以工作在1.7GHz^2.1GHz的调谐范围.该频率综合器采用0.18μm,1.8VSM IC CMOS工艺实现.SpectreVerilog仿真表明:该频率综合器的环路带宽约为100kHz,在600kHz处的相位噪声优于-123dBc/Hz,具有小于15μs的锁定时间.

U波段小数分频锁相环型频率综合器

使用0.18μm1.8VCMOS工艺实现了U波段小数分频锁相环型频率综合器,除压控振荡器(VCO)的调谐电感和锁相环路的无源滤波器外,其他模块都集成在片内。锁相环采用了带有开关电容阵列(SCA)的LC-VCO实现了宽频范围,使用3阶MASHΔ-Σ调制技术进行噪声整形降低了带内噪声。测试结果表明,频率综合器频率范围达到650～920MHz;波段内偏离中心频率100kHz处的相位噪声为-82dBc/Hz,1MHz处的相位噪声为-121dBc/Hz;最小频率分辨率为15Hz;在1.8V工作电压下,功耗为22mW。

CMOS分数频率综合器设计技术

现代无线通信要求频率综合器同时满足快速切换时间,小信道宽度和低噪声性能三方面的要求。分数N频率综合器在这方面的优良特性使得它在现代无线通信系统中被广泛使用。文章系统地讨论了用CMOS工艺实现分数频率综合器的技术问题,并对频率综合器的发展方向和面临的挑战提出了一些看法。

毫米波频率综合器研究进展

频率综合器的性能对通信系统有极大的影响,本文简要介绍了频率综合器的基本原理,系统全面地综述了毫米波频率综合器的国内外研究进展,着重报道了单片微波集成电路(MMIC)工艺实现的60GHz锁相频率综合器理论和实验研究最新成果,分析了各种电路实现的优点和不足之处,预测了毫米波频综的发展趋势及相关技术要求,提出了一些有益建议。

一种∑△小数N频率综合器的系统仿真方法

快速有效的频率综合器系统仿真可对∑△小数N分频频率综合器的设计实现提供有效的帮助,对此建立了基于Simulink的∑△小数N分频频率综合器的电路模型,并提出了利用此模型进行准电路级时域仿真和利用Cppsim行为级仿真相结合的联合仿真方法。该方法可以更好的仿真频率综合器的频域特性,时域特性和噪声特性,验证电路结构的正确性,提高系统仿真的完备性。

DRM/DAB/AM/FM频率综合器中吞吐脉冲分频器的设计

为使DRM／DAB／AM／FM频率综合器具有良好性能，本文设计了一种高速大分频比低功耗吞吐脉冲分频器．此吞吐脉冲分频器由32／33双模预分频器（dual—modulus prescaler，DMP）、5位吞吐计数器和11位可编程分频器及时序控制电路构成．此吞吐脉冲分频器内部的不同模块分别采用SCL、TSPC、CMOS静态触发器及可置位的CMOS静态触发器等多种触发器结构优化，使此吞吐脉冲分频器具有高速、大分频比和低功耗的特点．此吞吐脉冲分频器应用中芯国际SMIC0．18μm RFCMOS工艺流片，芯片核心面积为270μm×110μm．测试结果显示，在1．8V工作电压的条件下，此吞吐脉冲分频器的最高工作频率为3．4GHz，工作频率范围为0．9—3．4GHz．在输入信号频率为3．4GHz，分频比为45695时，功耗为3．2mW．实验结果表明，此吞吐脉冲分频器完全满足DRM／DAB／AM／FM频率综合器的要求．

数模混合GHz级频率综合器下变频模块设计(英文)

介绍了一种应用于GHz级高速频率合成器的数模混合下变频模块.采用了高速射频双模预分频器与数字逻辑综合生成的可编程吞脉冲分频器相结合的设计方法.双模预分频实现了高速低抖动低功耗,双模预分频器工作在除8状态输出133MHz频率时,均方差抖动小于2ps;可编程吞脉冲分频器算法灵活、设计复用性强,该算法可以灵活运用到许多复杂频率综合系统.相比较而言,该设计获得了更好的高频电路性能与设计复用性.

基于Simulink的∑△小数N频率综合器行为级仿真

快速有效的频率综合器系统级仿真可对∑△小数N频率综合器的设计实现提供有效的帮助.在分析小数N频率综合器的基础上,建立了完整的Simulink电路仿真模型,进行快速的准电路级行为仿真,可更好表现频率综合器的时域特性,验证电路结构的正确性.仿真结果表明该方法是简捷有效的.

C波段小型化低相噪全相参频率综合器

提出了一种小型低相噪、低杂散的C波段全相参频率综合器设计方案。基带信号由DDS芯片产生,通过对环路滤波器和电路印制板的优化设计改善相噪和杂散性能,并与PLL输出的C波段点频信号进行上变频,得到所需信号。介绍了实现原理、相位噪声模型及设计方法。测试结果表明,在7.8GHz处,频综相位噪声≤-103dBc/Hz@100kHz,杂波抑制≤-61dBc。

一种2.4GHz正交输出频率综合器(英文)

介绍了一种用于bluetooth的基于0.35μmCMOS工艺的2.4GHz正交输出频率综合器的设计和实现.采用差分控制正交耦合压控振荡器实现I/Q信号的产生.为了降低应用成本,利用一个二阶环路滤波器以及一个单位增益跨导放大器来代替三阶环路滤波器.频率综合器的相位噪声为-106.15dBc/Hz@1MHz,带内相位噪声小于-70dBc/Hz,3.3V电源下频率综合器的功耗为13.5mA,芯片面积为1.3mm×0.8mm.

CMOS集成频率综合器的稳定性补偿(英文)

通过分析频率综合器的完整三阶闭环s域模型，同时采用根轨迹分析技术，定量分析了工艺、电压和温度引起的环路参数变化对频率综合器稳定性的影响，并提出变化裕量的概念来进行稳定性分析和参数设计．为了获得更加稳定的系统，在电荷泵中设计了结构简单的电流单元用于补偿额外的参数变化，并采用线性压控增益的VCO来减小参数的变化．最后设计了一个分辨率为250kHz，频率范围为1～1．05GHz的集成频率综合器来验证上述的分析和设计方法．

应用于5GHz WLAN的单片CMOS频率综合器

采用中芯国际(SMIC)的0.18μm混合信号与射频1P6MCMOS工艺实现了WLAN802.11a收发机的锁相环型频率综合器,它集成了压控振荡器、双模预分频器、鉴频鉴相器、电荷泵、各种数字计数器、数字寄存器和控制等电路。基于环路的线性模型,对环路参数的优化设计及环路性能进行了深入的讨论。流片后测试结果表明,该频率综合器的锁定范围为4096～4288MHz,在振荡频率为4.154GHz时,偏离中心频率1MHz处的相位噪声可以达到-117dBc/Hz,输出功率约为-3dBm。芯片面积为0.675mm×0.700mm。采用1.8V的电源供电,核心电路功耗约为24mW。

基于HMC983+HMC984套片的频率综合器的设计与实现

高性能的频率综合器会直接影响到雷达、通信、遥测遥控、电子对抗等电子系统的性能,其主要技术指标包括低相噪、低杂散、小步进、宽频带等.本文基于某工程的实际需求,根据锁相合成技术,采用HMC983+HMC984套片研制了一款S频段步进为100 Hz的频率综合器,针对设计中小数分频杂散较高的特点,提出了一种可变参考频率的方案,通过避开鉴相频率的整数点有效降低了小数分频中的杂散,同时,鉴相频率的提高使得N值降低,相位噪声恶化减小.测试结果表明,随着鉴相频率的提高,值降低,相位噪声恶化减小,样机杂散指标最差点为72 d Bc.