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基于FPGA的DDR3 SDRAM控制器设计及实现
被引量:
2
1
作者
韩进
张览
刘锴
《大众科技》
2016年第10期1-4,共4页
文章基于Verilog语言设计并实现了一款基于高云FPGA芯片的DDR3 SDRAM控制器系统。本设计以GW2A55作为核心,参照JESD79-3F工业标准定义的DDR3 SDRAM时序操作、状态转换、接口定义等规范,实现了控制器的设计。设计主要分为控制层和物理传...
文章基于Verilog语言设计并实现了一款基于高云FPGA芯片的DDR3 SDRAM控制器系统。本设计以GW2A55作为核心,参照JESD79-3F工业标准定义的DDR3 SDRAM时序操作、状态转换、接口定义等规范,实现了控制器的设计。设计主要分为控制层和物理传输层两个逻辑层级。通过综合验证本设计数据传输接口的速率可达到800Mhz,高负载运行下错误数据校准率为100%,芯片逻辑资源占用率低于6.5%,因此能够满足用户对高速数据传输以及可靠性和低资源占用的要求,同时具备同家族芯片可移植性强的优势,并给出了系统功能仿真的验证结果。
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关键词
FPGA
高云gw2a55
DDR3
SDRAM控制器
JESD79-3F
下载PDF
职称材料
题名
基于FPGA的DDR3 SDRAM控制器设计及实现
被引量:
2
1
作者
韩进
张览
刘锴
机构
山东科技大学计算机科学与工程学院
山东高云半导体科技有限公司
出处
《大众科技》
2016年第10期1-4,共4页
基金
山东省自然科学基金资助(ZR2015DM013)
文摘
文章基于Verilog语言设计并实现了一款基于高云FPGA芯片的DDR3 SDRAM控制器系统。本设计以GW2A55作为核心,参照JESD79-3F工业标准定义的DDR3 SDRAM时序操作、状态转换、接口定义等规范,实现了控制器的设计。设计主要分为控制层和物理传输层两个逻辑层级。通过综合验证本设计数据传输接口的速率可达到800Mhz,高负载运行下错误数据校准率为100%,芯片逻辑资源占用率低于6.5%,因此能够满足用户对高速数据传输以及可靠性和低资源占用的要求,同时具备同家族芯片可移植性强的优势,并给出了系统功能仿真的验证结果。
关键词
FPGA
高云gw2a55
DDR3
SDRAM控制器
JESD79-3F
Keywords
FPGA
Gowin
gw
2
a55
DDR3 SDRAM controller
JESD79-3F
分类号
TP399 [自动化与计算机技术—计算机应用技术]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于FPGA的DDR3 SDRAM控制器设计及实现
韩进
张览
刘锴
《大众科技》
2016
2
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