基于延迟锁相环和锁频环结构的全数字同步倍频器

针对现有基于PLLs/DLLs的全数字化同步倍频器结构存在的不足,提出了一种基于双环结构的全数字同步倍频器。它由延迟锁相环和锁频环共享一个共同的参考时钟信号(F_(REF))构成,不需要任何模拟组件,采用Verilog-HDL语言设计,在Altera DE2-70开发板上实现合成;实验结果表明,所提出的结构相比于现有的结构,能够获得更高频率的输出时钟信号,提供更好的频率分辨率、更好的抖动性能和高倍乘因子。