渐变沟道全耗尽SOI MOSFET漏致势垒降低效应研究

目的 集SOI MOSFET(绝缘衬底上的硅金属氧化物半导体场效应晶体管)器件结构与渐变沟道的优点于一体,提出渐变沟道全耗尽SOI MOSFET器件结构,以提高MOSFET器件的微观物理性能。方法 分别列出沟道不同掺杂浓度的2个区域的泊松方程并求解,建立阈值电压模型。依据计算结果,详细分析沟道高掺杂区的掺杂浓度和掺杂长度、栅氧化层的介电常数、硅膜厚度等物理参数对漏致势垒降低(DIBL)效应的影响。结果 DIBL随沟道高掺杂区的掺杂浓度的增大而变小,随掺杂长度的减小而变小,随栅氧化层的介电常数的增大而变小,随硅层厚度减薄而变小。结论 渐变掺杂沟道结构能够有效抑制器件的DIBL。该研究结果不仅对器件的理论研究有一定的意义,而且对器件的设计提供了一定的参考价值。

反向衬底偏压下纳米N沟道金属氧化物半导体场效应晶体管中栅调制界面产生电流特性研究

研究了反向衬底偏压VB下纳米N沟道金属氧化物半导体场效应晶体管中栅调制界面产生(GMG)电流IGMG特性,发现IGMG曲线的上升沿与下降沿随着|VB|的增大向右漂移.基于实验和理论模型分析,得出了VB与这种漂移之间的物理作用机制,漂移现象的产生归因于衬底偏压VB调节了表面电势φs在栅电压VG中的占有比重:|VB|增大时相同VG下φs会变小,φs的变化继而引发上升沿产生率因子gr减小以及下降沿产生率因子gf增大.进一步发现IGMG上升沿与下降沿的最大跨导GMR,GMF在对数坐标系下与VB成线性关系,并且随着|VB|增加而增大.由于漏电压VD在IGMG上升沿与下降沿中的作用不同,三种VD下GMR-VB曲线重合而GMF-VB曲线则产生差异.增大VD会增强gf随VG的变化,因此使得给定VB下的GMF变大.同时这却导致了更大VD下GMF-VB曲线变化的趋势减缓,随着VD从0.2 V变为0.6 V,曲线的斜率s从0.09减小到0.03.

不同沟道长度MOSFET的热载流子效应

对同一工艺制作的几种不同沟道长度的 MOSFET进行了沟道热载流子注入实验。研究了短沟 MOS器件的热载流子效应与沟道长度之间的关系。实验结果表明 ,沟道热载流子注入使 MOSFET的器件特性发生退变 ,退变的程度与器件的沟道长度之间有非常密切的关系。沟道长度越短器件的热载流子效应越明显 ,沟道长度较长的器件的热载流子效应很小。

双栅MOSFET沟道侧壁绝缘柱(DP)表面势解析模型

采用抛物线近似方法求解二维泊松方程,建立了漏端沟道侧壁绝缘柱表面电势解析模型。在该解析模型下,求解了不同漏压下的表面势,并与Atlas仿真结果做对比。比较了在相同条件下,DPDG MOSFET与DG MOSFET的沟道侧壁电势与电场分布。在不同沟道长度下,分析了DPDG MOSFET器件的阈值电压(Vth),亚阈值斜率(SS)以及漏感应势垒降低效应(DIBL),并与DG MOSFET作对比。结果表明,添加绝缘柱DP后,不仅减小了源漏端电荷分享,而且增强了栅对电荷控制,从而改善了器件的DIBL效应,并有效提高了器件的可靠性。

深亚微米金属氧化物场效应晶体管及寄生双极晶体管的总剂量效应研究

为从工艺角度深入研究航空航天用互补金属氧化物半导体(CMOS)工艺混合信号集成电路总剂量辐射损伤机理,选取国产CMOS工艺制作的NMOS晶体管及寄生双极晶体管进行了60Coγ射线源下的总剂量试验研究.发现:1)CMOS工艺中固有的寄生效应导致NMOS晶体管截止区漏电流对总剂量敏感,随总剂量累积而增大;2)寄生双极晶体管总剂量损伤与常规双极晶体管不同,表现为对总剂量不敏感,分析认为两者辐射损伤的差异来源于制作工艺的不同;3)寄生双极晶体管与NMOS晶体管的总剂量损伤没有耦合效应;4)基于上述研究成果,初步分析CMOS工艺混合信号集成电路中数字模块及模拟模块辐射损伤机制,认为MOS晶体管截止漏电流增大是导致数字模块功耗增大的主因,而Bandgap电压基准源模块对总剂量不敏感源于寄生双极晶体管抗总剂量辐射的能力.

沟道长度对国产28nm pMOSFET NBTI的影响研究

负偏置温度不稳定性(NBTI:Negative Bias Temperature Instability)是半导体先进工艺MOSFET器件最普遍、最严重的老化效应之一,严重地影响着集成电路的可靠性。研究了沟道长度对国产28 nm pMOSFET器件MBTI的影响,结果表明:针对单一沟道器件,沟道长度越短,NBTI效应越严重。但是,针对多个器件单元串联组成的长沟道器件,NBTI效应只与每个器件单元的沟道长度有关,与器件单元数量无关。

短沟道MOS阈值电压物理模型

通过求解二维泊松方程推导了一个简洁的短沟道 MOS的阈值电压模型 ,得到的 DIBL因子可用于分析参数对短沟道效应的影响。模拟的结果能很好地与数值模拟器

耗尽型6H-SiC埋沟PMOSFET电流解析模型

在考虑到杂质的不完全离化作用时，建立了SiC埋沟PMOSFET在发生表面多子耗尽时的电流解析模型。实验结果和模拟结果的一致性说明了此模型的准确性。在300～600K温度范围表面弱电场的条件下．由于杂质不完全离化作用得到充分体现．因此器件的工作状态有不同于常规模型下的特性；当温度升高时离化率的增大使得杂质的不完全离化作用得不到体现，所以文中模型的结果向常规模型的结果靠近．且都与实验结果接近。同时为了充分利用埋沟器件体内沟道的优势．对埋沟掺杂的浓度和深度也进行了合理的设计。

考虑库仑散射屏蔽效应的Si_(1-x)Ge_x pMOSFET低场空穴迁移率模型

在考虑应变对SiGe合金能带结构参数影响的基础上,建立了一个半经验的Si1-xGexpMOSFET反型沟道空穴迁移率模型。该模型重点讨论了反型电荷对离化杂质散射的屏蔽作用,由此对等效体晶格散射迁移率进行了修正。并且详细讨论了等效体晶格散射迁移率随掺杂浓度Nd和组分x的变化。利用该模型,对影响空穴迁移率的主要因素进行了分析讨论。通过模拟得出,增加组分x可以显著提高等效体晶格散射迁移率,从而可以提高PMOSFET的空穴迁移率。

4H-SiC LDMOSFET沟道迁移率影响因素的研究

为了研究4H-SiC金属氧化物半导体场效应晶体管(MOSFET)沟道迁移率和界面态密度的影响因素,通过在N型4H-SiC(0001)外延片上制备不同沟道长度和宽度的横向扩散MOSFET(LDMOSFET),其干氧氧化的栅极氧化层在不同温度和时间的NO和/或N2气氛中退火,测试了其输出和转移曲线,提取了有效迁移率和场效应迁移率,利用亚阈值摆幅法提取了界面态密度,并探讨了漏源电压、晶圆位置、温度对迁移率和界面态密度的影响。结果显示,LDMOSFET的沟道尺寸对沟道迁移率和界面态密度有显著的影响,增加NO的退火温度和时间可以提高沟道迁移率,1250℃40 min NO退火和1200℃70 min NO退火的LDMOSFET的常温峰值迁移率均约为45 cm^(2)·V^(-1)·s^(-1),沟道迁移率随测试温度的增加而增加,且高栅压下栅压比测试温度对迁移率的影响更大。

一种PDP扫描驱动芯片的HV-PMOS的研究和实现

对一种适用于106.68cm PDP扫描驱动IC的HV-PMOS器件进行了分析研究。通过使用TCAD软件对HV-PMOS进行了综合仿真,得到了器件性能最优时的结构参数及工艺参数。HV-PMOS器件及整体扫描驱动IC在杭州士兰集成电路公司完成流片。PCM(Process control module)片上的HV-PMOS击穿电压达到了185V,阈值为6.5V。整体扫描驱动芯片的击穿电压达到了180V,满足了设计要求。

TF SOI PMOSFET的导电机理及漏电流的二维解析模型

从薄膜积累型 (TF AM) SOIPMOSFET的栅下硅膜物理状态随外加正栅压和漏压的变化出发 ,对其在 -5 .0 V背栅偏压下的导电机理进行了比较深入的理论分析 ,推导出了各种正栅压和漏压偏置条件下漏电流的二维解析模型 ,为高温 TF AM SOIPMOSFET和 CMOS数字电路的实验研究奠定了一定的理论基础 ,也为设计高温 SOI PMOSFET和 CMOS数字电路提供了一定的理论依据。

超薄HfN界面层对HfO_2栅介质Ge pMOSFET电性能的改进

通过在高k介质和Ge表面引入一层超薄HfN界面层,实验制备了HfO2/HfON叠层栅介质Ge MOS器件。与没有界面层的样品相比,HfO2/HfON叠层栅介质MOSFET表现出低的界面态密度、低的栅极漏电和高有效迁移率。因此利用HfON作为Ge MOS器件的界面钝化层对于获得小的等效氧化物厚度和高的high-k/Ge界面质量有着重要的意义。

基于平均迁移率模型的SiC埋沟MOSFET Ⅰ-Ⅴ特性

提出了一种SiC隐埋沟道MOSFET平均迁移率模型,并在此基础上对器件I-V特性进行了研究。采用一个随栅压变化的平均电容公式,并用一个简单的解析表达式来描述沟道平均迁移率随栅压的变化关系。计算漏电流时考虑了埋沟器件的三种工作模式,推出了各种工作模式下的漏电流表达式,并用实验值对模型进行了验证。

凹槽拐角对深亚微米槽栅PMOSFET特性的影响

为优化槽栅器件结构 ,提高槽栅 MOSFET的性能和可靠性 ,文中用器件仿真软件对凹槽拐角对深亚微米槽栅 PMOSFET的特性影响进行了研究。研究结果表明凹槽拐角强烈影响器件的特性 :随着凹槽拐角的增大 ,阈值电压上升 ,电流驱动能力提高 ,而热载流子效应大大减弱 ,抗热载流子性能增强 ,热载流子可靠性获得提高 ;但凹槽拐角过大时 (例如 90°) 。

HfO_2/TaON叠层栅介质Ge pMOSFET制备及迁移率退化研究

为提高high-k/Ge界面质量,在high-k介质和Ge表面引入薄的TaON界面层。相对于没有界面层的样品,HfO2/TaON叠层栅介质Ge pMOSFET样品的空穴迁移率有显著提高,但仍小于理论预测值。利用high-k栅介质MOSFET中各种新的附加散射机制,分析了迁移率退化的原因,模型计算结果与实验结果一致。

1000V 4H-SiC VDMOS结构设计与特性研究

设计并优化了一种基于4H-SiC的1000V垂直双扩散金属氧化物半导体场效应晶体管(VDMOS),在留有50%的裕度后,通过Silvaco仿真软件详细研究了器件各项参数与耐压特性之间的关系。经优化,器件的阈值电压为2.3V,击穿电压达1525V,相较于相同耐压条件下的Si基VDMOS,4H-SiC VDMOS的击穿电压提升了12%。此外,击穿时4H-SiC VDMOS表面电场分布相对均匀,最大值为3.4×10^(6)V/cm。终端有效长度为15μm,约为Si基VDMOS的6%,总体面积减小了近1/10。并且4H-SiC VDMOS结构简单,与相同耐压条件下的Si基VDMOS相比,未增加额外的工艺步骤,易于实现。

纳米PMOSFET负偏压温度不稳定性测试方法

P型金属氧化物半导体场效应晶体管(PMOSFET)的负偏压温度不稳定性(NBTI)是制约纳米MOS器件在长寿命电子系统中应用的关键问题之一。为了准确地表征NBTI效应对器件参数的影响,分析了现有测试方法的特点,在此基础上改进了测试试验方法。利用该方法对90nm体硅工艺器件的NBTI效应进行了测试和分析,结果表明该方法能够很好地避免间断应力方法造成的参数快速恢复,获得更加准确的试验数据。

一种PMOS管传输型高效电荷泵电路设计

设计了一种基于传统Dickson结构的PMOS管传输型电荷泵电路。电路通过衬底电位跟随器实现PMOS管传输,避免了传输过程中阈值电压损失;通过电阻分压反馈网络、控制振荡器输出达到稳压的目的;在电荷泵不工作时,各个子电路关断,实现低功耗设计。仿真结果表明,电路效率高,上电时间短,纹波小;采用SMIC 0.18μm工艺流片,电路达到设计要求,输出高压稳定,驱动能力强,在1M EEPROM电路芯片中得到实际应用。

pMOSFET中栅控产生电流的衬底偏压影响研究

研究了pMOSFET中栅控产生电流(GD)的衬底偏压特性。衬底施加负偏压后,GD电流峰值变小;衬底加正向偏压后,GD电流峰值增大。这归因于衬底偏压VB调制了MOSFET的栅控产生电流中最大产生率,并求出了衬底偏压作用系数为0.3。考虑VB对漏PN结的作用,建立了包含衬底偏压的产生电流模型。基于该模型的深入分析,很好地解释了衬底负偏压比衬底正偏压对产生电流的影响大的实验结果。