高吞吐率流水线结构的ZUC-256流密码硬件设计

ZUC-256是为提供5G应用环境256 bit安全性而设计的流密码算法,数据处理速率是其核心性能之一,为此本文提出一种具有高吞吐率特性的硬件设计方案.该方案采用流水线拆分关键路径初步提升系统工作频率,并提出一种完成模(231-1)加算法的优化电路进一步缩短关键路径延迟,该模加结构相较于现有结构缩短了42%的逻辑延迟,能够显著提升系统工作频率和吞吐率.本研究分别采用Xilinx公司的Virtex-5器件、Alter公司的DE2-115器件和TSMC 90 nm工艺实现了该流密码硬件结构.实验测试结果表明,采用TSMC 90 nm工艺实现的ASIC系统工作频率最高达到1200 MHz,吞吐率可达38.4 Gbps,比现有研究成果提升71%.

高吞吐率、低能耗的SHA-1加密算法的硬件实现

安全散列算法被广泛应用于数据完整性验证、数字签名等领域,目前最常用的是SHA-1算法.为了满足实际应用对SHA-1计算速度和能耗的要求,提出了一种新的硬件实现方法,通过改变迭代结构,一次执行两轮操作,将80轮操作简化为40轮,进而大幅度提高SHA-1的吞吐率,并降低能耗.采用UMC0.25μm工艺实现该电路,相比于传统的实现方法,最大吞吐率提高了31%,能耗降低了20%.

MB-OFDM UWB系统中高吞吐率Viterbi译码器的实现

提出了一种用于MB-OFDM UWB系统的高吞吐率低功耗Viterbi译码器结构.该结构利用基4蝶形单元的对称性,降低了Viterbi译码器的实现复杂度.采用SMIC0.13μm CMOS工艺设计并实现了该译码器,在时钟频率为240MHz时,它的最大数据吞吐率为480Mb/s,功耗为135mW.在加性高斯白噪声信道下,它的误码率十分接近理论仿真值.该译码器可用于MB-OFDM UWB系统以及其他高吞吐率低功耗的通信系统中.

SM4算法CTR模式的高吞吐率ASIC实现

针对同时要求安全性能高和吞吐率高的应用场景,基于支持并行实现的计数器模式SM4算法,提出一种高性能、可扩展的电路结构。该结构分离了控制平面和数据平面,并对数据平面进行了参数化,使得电路性能可依据吞吐率需求进行扩展。通过该结构,既可保障数据的安全性能,又可保证较高的吞吐率。FPGA实现结果显示,单通道设计的吞吐率可达14.647Gbit/s,而资源开销仅为7 423 ALMs。在0.18μm CMOS工艺下进行综合的芯片面积为0.271 mm^2。

高吞吐率LDPC码编译码器的FPGA实现

新兴的60GHz无线通信标准IEEE 802.11ad在采用单载波调制方案时,最高传输速率可达到4.62Gb/s,最高处理速率为1.76GHz.标准中,采用准循环低密度奇偶校验码(QC-LDPC)以保证高传输速率下较低的误码率.针对该标准,设计并实现了高吞吐率的LDPC编译码器.编码器用移位寄存器作为基本单元实现.与此同时,对比了生成矩阵的不同存储方式以优化编码结构.译码算法选用改进的最小和算法,译码器的硬件结构兼容4种码率,并拥有3种调制方法的接口.按照设计结构,用Verilog硬件描述语言实现了LDPC编译码器,并得到了正确的仿真结果.同时,在V7-485tFPGA上完成综合,分析逻辑资源消耗.结果,当FPGA时钟频率为150 MHz时,传输速率可达到1.26Gb/s.

众核计算平台的高吞吐率密码算法加速

众核处理器适应于加速高吞吐率的计算密集型应用,而密码算法需要进行大量的数学计算,特别需要使用高吞吐率的计算平台。提出了一种面向众核平台的粗粒度并行加速框架,该框架不考虑算法内部的运算过程,将数据以计算函数为单位分配到众核协处理器上执行。使用MIC众核协处理器,采用三级并行结构及任务分配机制,提升了高吞吐率密码算法处理的并行性。针对多种密码算法应用的实验结果表明,该框架可充分利用众核平台实现粗粒度并行的高吞吐率加解密处理。

高吞吐率XTS-AES加密算法的硬件实现

基于XTS-AES算法提出了一种具有并行全流水结构的硬件实现方法.设计通过展开数据通路的方式,提高了吞吐率;同时还通过采用内部流水线结构优化关键路径的方式,提高了电路的时钟频率和整体工作性能.在UMC 90 nm CMOS工艺条件下,所设计的XTS-AES模块的吞吐率比目前已知XTS-AES的最高吞吐率提高了52.28%.分析结果表明,该硬件模块完全满足现阶段高速加密存储的需要.

SM4算法CBC模式的高吞吐率ASIC实现

由于SM4算法在CBC模式下存在从电路的输出端到输入端的反馈路径,所以流水线技术难以提高电路的吞吐率.针对这一问题,提出一种逻辑化简方法,使SM4加解密算法中每一个轮函数的关键路径减少1级异或门延时.基于这种方法,实现了一种4轮合1的SM4电路,在该电路的关键路径中可以减少4级异或门延时,且该电路与本文的其他方案相比有更高的单位面积吞吐率.ASIC实现的综合结果表明,4轮合1的SM4电路在CBC模式下的吞吐率达到5.24Gb/s,高于已发表的同类设计.

并行高吞吐率多模极化码编码器设计

为获得可以支持多种码长、具有更高吞吐率的极化码编码器,提出一种32 bit并行级联的多模极化码编码器结构。每时钟周期内更新生成矩阵的32行,进行32 bit并行编码,从而加快编码速度。通过两级编码结构的级联简化编码器结构,以支持64 bit～4 096 bit码长的极化码编码。实验结果表明,在Xilinx XC6VLX240t的FPGA上,该编码器主频为303.82 MHz,吞吐率为9.72 Gb/s,寄存器与查找表资源相比快速傅里叶变换结构分别降低了77.6%与63.3%,在65 nm CMOS工艺下主频可达0.796 GHz,吞吐率可达24.615 Gb/s。

基于FPGA的高吞吐率相位计算的实现

针对应用于地震波检测的高分辨率光纤油气层探测系统,依据其信号频率缓慢变化的特点（频率范围为1~200Hz）,基于区域生长算法思想设计并实现了一种适用于FPGA的高吞吐率相位计算的硬件架构,包含包裹相位计算和相位解包两个子模块。该相位计算模块采用浮点运算单元和流水线运行,重点实现了基于FIFO的数据流同步。选取Altera公司的EP3SE110F1152I3FPGA芯片,工作频率为200 MHz,潜伏期为2233个时钟周期。实现了单个时钟周期处理一个相位信息的吞吐能力,每秒处理相位数据量可达2×108。实验证明,该设计工作性能良好,为高分辨率光纤油气层探测系统及其它实时性要求较高的干涉系统提供了一种新的具有高吞吐速率的相位计算解决方案。

高吞吐率低时延图像DCT处理器设计

针对高分辨率、高帧率图像实时压缩问题,设计了一种应用于高速图像JPEG压缩编码系统的离散余弦变换(DCT)处理器。设计的DCT处理器基于Virtex-7系列FPGA,充分利用并行和流水线处理技术,采用基于蝶形流图结构的行列分解算法,实现了快速二维离散余弦变换(2D-DCT)。为了提高数据吞吐率,设计了双核DCT处理单元,可同时处理16个像素,从整体上提高处理速度和降低时延。板级测试表明,高速图像DCT处理器数据计算结果正确,在200 MHz系统时钟下,吞吐率高达3 GB/s,此时平均每帧图像处理时间不超过10 ms,实现了高速图像的实时处理。

大容量、高性能、高扩展能力的蓝鲸分布式文件系统

应用需求和计算机技术的发展使网络化存储系统成为网络服务器系统中IO子系统研究的热点.作为网络存储系统关键部件,分布式文件系统的研究具有非常重要的意义.蓝鲸分布式文件系统(BWFS)是国家高性能计算机工程技术研究中心基于对国内外现有研究成果的分析和研究,自主设计实现的分布式文件系统.它着重于大容量、高IO吞吐率和高扩展能力等方面特性.BWFS已经用到BW1K网络存储系统中,并通过BW1K的初步评测数据验证了这些特性.

低存储高速可重构LDPC码译码器设计及ASIC实现

在星上应用中,能够融合多种标准的可重构低密度奇偶校验(LDPC)码译码器受到越来越广泛地关注。然而,由于星上存储资源受限以及空间辐射效应对存储器的影响,传统需要消耗大量存储资源的可重构LDPC译码器很难适用于星上高速信号处理。该文提出一种新颖的可重构译码器架构,通过分层流水线迭代实现高吞吐率,通过结合不同LDPC码字的结构特点实现低复杂度的可重构译码,通过简化存储迭代传递信息以及信道对数似然比(LLR)信息节省存储空间。流片实现结果表明,在台积电(TSMC)0.13 mm工艺下,单路译码器最高可达1.5 Gbps的吞吐率,占用7.8 mm2的硅片面积,最高节省40%的存储资源。

适用于IEEE 802.11n的高速低功耗Viterbi译码器的设计

针对IEEE 802.11nSOC对信道编码的多码率、高吞吐率的要求,设计了适用于IEEE 802.11n卷积码的Viterbi译码器,具有高吞吐率,低功耗特点,可支持1/2,2/3,3/4,5/6码率.译码器采用全并行的加比选(ACS)单元,最高位清零防溢出处理,采用了一种可降低功耗的寄存器交换法,可有效减少寄存器翻转动态功耗.采用SMIC0.13μm CMOS工艺设计并实现了该译码器,时钟频率为240MHz时,最大数据吞吐率为480Mb/s,功耗为25mW.

基于SoC的非对称数字系统算法设计与实现

文章提出一种在片上系统(System on Chip,SoC)实现高吞吐率的有限状态熵编码(finite state entropy,FSE)算法。通过压缩率、速度、资源消耗、功耗4个方面对所提出的编码器和解码器与典型的硬件哈夫曼编码(Huffman coding,HC)进行性能比较,结果表明,所提出的硬件FSE编码器和解码器具有显著优势。硬件FSE(hFSE)架构实现在SoC的处理系统和可编程逻辑块(programmable logic,PL)上,通过高级可扩展接口(Advanced eXtensible Interface 4,AXI4)总线连接SoC的处理系统和可编程逻辑块。算法测试显示,FSE算法在非均匀数据分布和大数据量情况下,具有更好的压缩率。该文设计的编码器和解码器已在可编程逻辑块上实现,其中包括1个可配置的缓冲模块,将比特流作为单字节或双字节配置输出到8 bit位宽4096深度或16 bit位宽2048深度的块随机访问存储器(block random access memory,BRAM)中。所提出的FSE硬件架构为实时压缩应用提供了高吞吐率、低功耗和低资源消耗的硬件实现。

具有高速递归结构的基-4MAP译码器

Turbo码在许多无线通信系统中展示了其良好的纠错性能。但是由于MAP算法中的递归运算限制,提高Turbo译码器的吞吐率是非常困难的。提出了一种新颖的MAP译码器结构。这种结构改进了基-4MAP译码器中的迭代结构以提高吞吐率,同时减少了以往基-4算法所引入的编码增益损耗。此外,该结构还采用了一种新的分块译码策略以减少译码器所需要的存储器数量。仿真与综合结果表明这种译码器结构提高了21%的吞吐率,而所引入的硬件开销增加可以忽略不计。

SHA-1算法的高速ASIC实现

SHA-1算法是一种国际标准的安全杂凑算法.为提高SHA-1算法的吞吐率,提出了一种新的五合一架构,该架构使SHA-1算法的迭代压缩由原来的80轮变为16轮,并可使每轮中某些f函数和部分加法移到关键路径外,从而缩短了关键路径,提高了吞吐率.在SMIC 65nm的工艺下,吞吐率达到12.68Gb/s,高于已发表的同类设计.

基于FPGA的高性能可扩展SM4-GCM算法实现

在大数据和5G技术蓬勃发展的背景下,高速通信系统中的信息加密成为了新的研究热点,如何在保证数据高安全性的同时,提高数据吞吐率,降低加密算法适配不同应用场景的难度成为了重要的研究课题。针对传统软件实现的SM4-GCM算法吞吐率小、难以在多变的5G及大数据场景下应用的问题,文中基于FPGA可重构的特点,深入剖析SM4-GCM算法的特征,利用Mastrovito算法、Karatsuba算法、快速求余算法,设计了两种高性能、数控分离、可扩展的电路结构,分别采用全流水线技术和四度并行技术对SM4-GCM算法进行加速优化,在保证高安全性的同时,达到了较高吞吐率,并且可灵活移植于各种应用场景。实验结果表明,所提出的两种方案中的单个SM4-GCM模块的吞吐率分别达到了28.16 Gbps和28.8 Gbps,在性能、可扩展性等方面均优于同类已发表的设计。

一种提高LDPC译码层内并行度的方法

普通准循环低密度校验码(QC-LDPC)按照SHIFT结构特性分层时,层内并行度难以提高。提出了一种非均匀抽取分层方法,可在保证层内行(列)重至多为1的前提下,提高层内并行度,并设计了相应的寻址结构和流水结构,进而提高吞吐率。对于实际应用中的2种标准码型——空间数据系统咨询委员会(CCSDS)深空通信(5 632,4 096)码和中国地面数字电视传输(DTMB)标准(7 493,6 096)码,层内并行度对比均匀抽取分别提升41.3%和32.2%。对深空通信码的综合结果表明,对比采用均匀抽取的译码器,使用双相消息传递译码算法时,可在相同资源利用率的情况下提高吞吐率41.3%;使用按列分层译码算法时,译码系统最大吞吐率可提升28.2%。