考虑多字长环境的高层次测试综合方法

提出了考虑多字长环境下的集成测试综合算法.在前期可测性分析工作的基础上,消去循环和冗余,并且考虑后期时序深度和自循环消除等工作的需要,进行多字长环境下的综合优化.最后给出了集成的测试综合的框架,讨论了综合结果到库单元映射过程中考虑字长的树高度缩减技术.实验结果说明了本方法的有效性.

Verilog RTL模型

VLSI集成电路芯片测试技术正在向高层次测试推进 .针对Verilog硬件描述语言 ,提出了一种在寄存器传输级 (registertransferlevel,RTL)上的电路模型VRM .该模型着重于实际应用 ,可输出文本格式文件 ,便于开发实用的RTL级故障模拟和RTL级测试生成等软件 .基于该模型 ,还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性 .

RTL集成电路的时序深度

在高层次测试生成中 ,为了更好地利用高层次电路的结构信息 ,以Verilog硬件描述语言描述的电路为研究对象 ,提出寄存器传输级 (RTL)集成电路的静态时序深度和动态时序深度概念 .从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系 ,并结合实例分析了二者在高层次测试生成中的应用 .高层次行为信息的提取也将为高层次设计和验证提供方便 .