一种基于定制高性能互连的对象存储系统

基于高性能互连实现对象存储系统已经成为构建高性能计算机可扩展I/O系统的发展趋势。我们设计并实现了一种定制的高带宽、低延迟的高性能互连芯片HSNI,它提供了很好的通信性能,可用于构建对象存储系统。本文对HSNI的硬件体系结构、软件结构及其通信机制进行了介绍,并基于HSNI构建了高性能的对象存储系统。性能测试结果表明,HSNI芯片带宽高、延迟低,非常适合构建大规模对象存储系统,该存储系统能够很好地发挥Lustre系统的性能,并具有很好的可扩展性,能够很好地满足面向高性能计算的I/O系统需求。

大规模高性能互连拓扑性能分析

高性能互连网络作为高性能计算机的核心基础设施,拓扑结构是高性能互连网络性能可扩展的关键。针对目前主流高性能拓扑结构进行了介绍,并对比分析了拓扑结构的可扩展性。通过自主研发的大规模互连模拟器对当前主流高性能网络拓扑进行了性能分析,评测了几种大规模拓扑结构在不同通信负载与路由策略下的性能。

一种面向高性能计算的多FPGA互连结构及划分方法

针对高性能计算系统在大规模通信互连中面临的性能、成本及功耗等问题,融合新兴的高速互连技术,结合大规模、超大规模系统通信的局部性和异构性,提出基于多FPGA的混合层级高速互连结构,并给出基于集群的多FPGA逻辑功能划分方法。该方法能够根据不同应用自定义设计高效互连网络,降低大规模计算系统的互连成本和开销。通过应用实例实验证明,该方法能够实现大规模设计向多FPGA高性能计算平台的快速映射,加速高性能可配置计算系统的设计实现。

基于AWGR的光电混合交换高性能计算互连网络

为了满足高性能计算机中互连网络的高吞吐量、低延迟需求,本文基于阵列波导光栅路由器(AWGR),提出了一种低延迟的光电混合交换的互连网络结构.该网络以"天河二号"超级计算机的互连网络拓扑结构为基础,使用无竞争阻塞的AWGR替代了部分电路由器,通过改进设计电路由器的光端口来实现与原有高阶路由器内部的电交换方式兼容.在此基础上,使用OMNeT++软件框架编写了新的光电混合交换网络的仿真模型.仿真结果表明,与原始网络相比,光电混合交换网络的总延迟降低了8%~10%.

一种新的高性能计算机互连网络及其并行仿真

介绍一种新型的高性能计算机专用网络拓扑结构MPU,包括其数学模型、技术实现、路由算法等.从理论上分析了MPU的性能,并就其性能与目前先进的3-D Torus网络等进行了数学上的对比分析,MPU的大部分性能指标均优于3-D Torus网络.本文还实现了一个为MPU开发的大型并行模拟器MPUS,介绍了MPUS的架构、实现、工作流程等,最后给出了仿真结果.实验证明,MPU设计正确,且MPUS具有良好的扩放性.

高阶互连网络拓扑结构性能分析与研究

高性能计算机峰值性能的不断攀升给高性能互连网络带来新的挑战;同时,串行传输技术的发展使芯片引脚带宽增长,使用高阶路由器应对高性能互连网络新挑战的时机已经成熟。因此,如何利用高阶路由器所提供的丰富互连端口提升高性能互连网络的性能和减少高性能互连网络开销是设计高性能互连网络拓扑结构的关键。针对目前基于高阶路由器的典型拓扑结构进行了理论分析,并与传统k元n立方体进行了对比分析。通过在一个基于OMNeT++平台自组开发的高阶互连网络性能测评模拟器上设定不同的通信负载,测评分析了不同的拓扑结构在通信系统下实际的网络延迟和吞吐率的走势,简要分析了典型高阶互连网络拓扑结构的局限性。

面向HPC互连网络的低延迟前向纠错编码研究与实现

当前主流高性能互连网络的端口速率已达到100~400 Gbps,其单通道速率已达到25~50 Gbps。在这种高速率的网络上传输数据,前向纠错编码是提高其可靠性的必要技术。以太网国际规范IEEE 802.3采用的前向纠错编码为RS(528,514)和RS(544,514),但是这2种码型难以满足高性能互连网络在低延迟方面的性能需求。首先,分析了RS的编码和译码结构,并定量研究了RS码型参数与编解码延迟之间的关系。接着,提出了一种面向当前高性能互连网络的新型低延迟编码—RS(271,257),并比较了该码型在占用带宽和纠错能力等方面的优缺点。最后,实现了基于RS(271,257)的低延迟网络编码子层,并对其进行了资源消耗评估和延迟性能模拟。综合考虑资源消耗、纠错能力和延迟性能3方面因素,RS(271,257)是一种理想的低延迟前向纠错码型,可满足当前面向HPC的低延迟高性能互连网络的编码子层的设计需求。

SuperStar:一种可扩展高阶互连拓扑结构

随着高速信号传输技术和VLSI技术的发展,使用高阶路由器来应对因高性能计算机峰值性能不断攀升给高性能互连网络带来的新挑战已是发展需求;同时,如何利用高阶特性减少互连网络延迟和成本开销,以支持更大的网络规模是设计高性能互连网络拓扑结构的关键和突破点。针对目前基于高阶路由器的典型拓扑结构进行了分析,并在此基础上提出一个新的高阶拓扑架构SuperStar,其不仅具有较短的网络直径而且具有良好的可扩展性;通过在一个基于OMNeT++平台自主开发的高阶互连网络性能测评模拟器上设定不同的通信负载,测评各种拓扑结构在通信系统下实际的网络延迟和吞吐率的走势,以分析SuperStar的通信开销。

k元n维冒泡排序网络的子网排除

在并行计算机系统中,元器件和线路故障普遍存在,而系统的容错能力可以通过其底层基础网络的拓扑性质衡量。为了精确度量以k元n维冒泡排序网络为底层拓扑结构的并行计算机系统的容错能力,结合其层次结构和子网划分特征,分别提出了节点故障模型和线路故障模型下攻击该网络中所有k-m元n-m维冒泡排序子网络的算法,确定了需要攻击的最优节点集合和最优线路集合。根据算法可得:当2≤k≤n-2,m≤k-1时,攻击k元n维冒泡排序网络中所有的k-m元n-m维冒泡排序子网络,在节点故障模型下需要攻击至少C_n^mm!个节点,在边故障模型下需要攻击至少C_n^mm!条线路。

VTFTR:高维胖树中的无死锁容错路由算法

随着近年来高性能计算系统规模的急剧扩大,高性能互连网络的可靠性成为愈发重要的问题。高维胖树是一种结合了胖树与多维环网优点的网络拓扑结构,凭借其良好的可扩展性与网络性能在E级时代具有广阔的应用前景。然而,目前关于高维胖树中容错路由算法的相关研究较为有限,其可靠性问题亟待解决。为提高高维胖树拓扑在高性能互连网络中的容错能力,进一步提高对应超算系统的运行效率,提出一种用于高维胖树中叶交换机故障的容错路由算法VTFTR。该算法结合转向模型与虚通道切换的思想,通过严格控制报文在无故障路径与容错路径中的转向,使用少量的容错虚通道与额外跳步实现高维胖树中的无死锁容错。实验结果表明,在单点故障情况下,VTFTR算法的容错路径较对比算法有2~4个跳步的减少,在4096个节点规模的网络中,当叶交换机故障数量为10时,在故障叶交换机不同的分布情况下,该算法能够以1.4%~2.0%的吞吐率下降作为代价来保持全网无故障节点之间的互连。

基于RapidIO的智能电网测控装置嵌入式总线的研究

随着智能电网的发展,数字化变电站被赋予了更多功能。电力测控装置作为数字化变电站的关键设备,也随之变得越来越复杂,而现有的嵌入式系统互联方式严重制约着系统的规模和数据流量。本文分析了RapidIO(高性能嵌入式互连技术)在嵌入式系统互联中的优势,并结合电力测控装置的结构提出了基于环形拓扑结构的RapidIO互联方案。测试数据表明,在小规模的系统互联应用中,基于RapidIO的智能电力测控装置具有通信速率高,扩展性强,安全性好,成本低等优点。