基于高速串行总线的DSP+FPGA架构图像处理系统设计

采用高性能DSP+FPGA架构可满足嵌入式图像处理系统对大数据量、复杂算法的实时处理需求,传统的DSP+FPGA架构使用并行外部存储器接口作为数据传输接口,走线条数较多,布线难度大,故障点多。采用高速串行总线可解决以上问题,本文提出一种基于高速串行总线的DSP+FPGA架构图像处理系统,采用PCIe总线作为DSP与FPGA之间的图像数据传输通道,SRIO总线作为DSP与DSP之间的数据传输通道,SGMII总线作为DSP与PHY芯片的数据传输通道。高速串行总线使得数据传输率更高,布线更容易,减小了电磁干扰,提高了抗干扰能力。本文设计的系统已在实际场所中部署并稳定运行,验证了设计的可行性和系统的可靠性。

塑闪探测器读出系统的高速串行数据传输模块设计

针对塑闪探测器读出系统对高速串行数据传输的需求,本文设计了一种基于FPGA的高速串行数据传输模块,旨在实现塑闪探测器读出系统的高效数据传输。该模块采用串行/解串(Serializer/Deserializer,SerDes)器件TLK2711,构建全双工点对点的串行通信协议,逻辑设计涵盖了控制模块、发送模块、接收模块以及发送/接收FIFO等。在FPGA平台上实现后,通过ModelSim进行仿真验证该模块在链路同步、数据帧传输和链路管理的表现。完成仿真后进行上板验证,实现了2.5 Gb/s的高速串行传输速率和小于10-12的误码率。这一设计显著提升了数据传输性能,为塑闪探测器读出系统的精确性和稳定性提供支持。

基于Duobinary信号调制的高速串行发射机建模与仿真

随着大数据产业急速发展,高速串行收发(SerDes)系统的数据传输速率不断提高,但高速信号传输时受到的高频衰减带来了更强的符号间干扰(ISI),这极大降低了信号质量,阻碍了传输速率的进一步提高。要抑制传输过程中的符号间干扰信号损耗,除了改进电路结构,另一个可行的思路是在保持信号波特率不变的情况下,让信号能量更集中在低频,降低高频衰减,从而缓解非理想信道带来的符号间干扰。讨论了双二进制编码(Duobinary)信号调制方式的调制原理并同不归零码(NRZ)编码进行了对比,分析了Duobinary信号调制的传递函数,并基于Duobinary调制方式在Cadence平台对56 Gb/s高速串行发射机进行了系统建模与仿真。发射机包含并行伪随机码(PRBS)发生器,树形结构合路器(MUX),3抽头前向反馈均衡器(Feedforward Equalization,FFE),非理想信道等电路模块。理论分析表明,相较传统的不归零码(NRZ),同速率的Duobinary编码信号功率谱更集中在低频成分。仿真结果表明,Duobinary编码信号在经过非理想信道后的眼图相较同速率NRZ信号更为清晰,受到的符号间干扰更小。因此Duobinary信号作为SerDes系统的调制方式,在抗信道干扰方面具有优势。

基于CoaXPress接口的高速串行传输系统设计

CoaXPress是一种新型高速数字图像传输接口标准,适用于各种高速和高带宽图像传输应用。本文设计实现了一种基于CoaXPress接口的高速串行传输系统。针对多路高速串行数据传输、调度、缓存和同步难题,硬件上每个模块设计4路CoaXPress接口,模块以FPGA为核心,采用PCIe3.0×8接口与主控制器进行通信,使用DDR4缓存高速数据;FPGA固件逻辑设计中使用XDMA硬核与主控制器进行通信,使用FDMA完成对DDR4的数据调度,使用GTH收发高速串行数据;采用FIFO缓存同步技术和PXI_TRIG触发总线技术相结合的方法,成功地实现了8个CoaXPress发送模块共32路发送接口之间的同步。最终对CoaXPress接口模块和系统进行了测试,CoaXPress接口的眼图、码速率、误码率、同步精度均满足要求。本文所设计的基于CoaXPress接口的高速串行传输系统工作稳定,性能可靠,已应用于新一代空间飞行器载荷—数传链路测试。

基于FPGA的数据高速串行通信实现

新时代背景下,海量数据信息的出现,使得现有通信系统的数据处理难度增大,数据通信带宽面临更大挑战。传统并行传输模式已经很难满足当前数据处理和通信要求,需要加强对数据传输效率的提高。通过对串行链路系统的合理运用,对传统并行链路系统加以取代,数据传输的压力能得到缓解。基于此,本文即围绕数据高速串行通信展开,在对FPGA设计流程介绍的基础上,重点分析基于FPGA的数据高速串行通信设计,并对设计方案进行验证。

国产FPGA高速串行接口误码率测试软件设计

随着内嵌高速串行接口FPGA的广泛应用,其信号质量的监测变得极为重要。设计了1种基于国产FPGA芯片的高速串行接口误码率测试软件,采用软核实现高速串行接口误码率统计、属性动态重配置,利用上位机软件进行实时监测,有效地提高了测试效率。通过实际用例详述了软件进行误码率测试的方法与步骤,进而验证了该软件测试的有效性。研究结果表明,该软件具有较好的用户体验度、较高的测试效率,对FPGA国产化进程起到了积极的推动作用。

基于信号完整性理论的高速串行信号兼容设计

现代计算机设备为满足更加多样化的使用场景,存在如下设计方式:同一组高速串行总线,对于从设备(DEVICE)而言,需要兼容两种主设备(HOST);对于主设备而言,兼容两种从设备。体现在高速串行总线的设计上即为信号的连接拓扑从点到点变为一点对多点或者多点对一点。后面这种兼容设计,由于引入了额外的印制板走线、焊盘、过孔等结构,极易带来信号完整性问题。依托信号完整性理论,通过合适的兼容设计,可保证高速信号在此类场景下的稳定工作。

基于FPGA的高速串行传输接口的设计与实现

串行传输技术具有更高的传输速率和更低的设计成本,已成为业界首选,被广泛应用于高速通信领域。提出了一种新的高速串行传输接口的设计方案,改进了Aurora协议数据帧格式定义的弊端,并采用高速串行收发器Rocket I/O,实现数据率为2.5 Gbps的高速串行传输。

显示信息高速串行传输的差错控制

提出了差错控制编码方法来解决LED大屏幕远程通信系统显示信息高速率串行传输数据可靠性降低的问题。考虑到显示信息发送端和接收端的硬件基础及实现要求不同,提出在发送端采用并行算法结构,并构造了生成矩阵进行编码运算来提高算法的实时性;在接收端采用双时钟串行循环译码电路结构,在伴随式计算后采用高速时钟进行纠错,使得码字较长的编码仍旧能够获得较低的硬件开销并具备较好的实时译码能力。实验及理论分析表明,提出的方案能够实现高效率的编解码运算,编码效率达到98.2%。该方案也有效地降低了误码率,实际应用中误码率至少降低了1个数量级。使用提出的方案实现了显示信息的高速率、高效率串行传输。

一种新型基于高速串行通信的多通道同步采样技术

微机型高压继电保护装置需要实时采样和处理多通道交流电气量数据,多通道采样数据的同步性和数据处理的实时性是影响保护性能的2个重要因素。文中针对以往同步采样及数据接口方式进行了改进,提出了一种基于高速串行通信的多通道同步采样技术,硬件上进一步保证数据采样同步性,同时提高采样数据传输、存储的快速性和并发性。该技术具有很好的扩展性和高可靠性,可以满足不同微机型高压继电保护装置,尤其是模拟采样回路通道数需求较多的场合,目前已经在某系列微机型高压继电保护装置上得到验证并取得实际工程应用。

基于TLK2711的遥感卫星高速串行载荷数据接口设计

高分辨率遥感卫星星上载荷原始数据率不断提高,如何将高速载荷数据传输至后端数据处理设备已成为遥感卫星载荷接口设计的关键。在研究高速串行/解串(SerDes)收发器件TLK2711工作原理的基础上,提出了高速串行载荷数据传输接口的设计方案。通过在某卫星星载数据传输系统中的首次应用,实现了星上2Gbit/s的高速串行数据传输,工程试验和在轨验证表明了接口设计的正确性和可靠性,可为其它星载高速数据传输接口设计提供借鉴。

多路基于TLK2711高速串行图像数据的传输系统

为提高多路高速串行图像数据传输在航天应用中的FPGA IO利用率,同时克服接收到的多路并行恢复数据相对相位不确定性问题,采用时钟分路器同时为多路TLK2711和FPGA提供低抖动时钟。对于串行数据发送,采用FPGA内部的数字时钟管理单元(DCM)对发送数据的相位进行调整,并采用TLK2711的内部环回功能进行发送数据和时钟相位的动态自适应调整。对于串行数据接收,采用高速异步数据缓存将多路相对相位不确定的数据调理为参考相同时钟,最终转换为满足Camera Link接口协议的图像数据。实验结果表明,采用时钟分路器可大大降低时钟抖动,该传输系统工作稳定可靠,最大传输速率可达6.8Gbit/s。此方法可大大提高FPGA内部的资源利用率,实现多路并行恢复数据的相对确定相位,满足多通道基于TLK2711的高速串行数据的高稳定传输要求。

基于FPGA的高速串行数据收发接口设计

针对传统ADC/DAC应用中采样数据并行传输存在线间串扰大、同步难等问题,设计了一种基于高速串行协议——JESD204B的数据收发接口。以Xilinx公司V7系列FPGA为核心控制单元设计电路,在单通道传输速率为6 Gb/s的条件下完成数据收发测试,验证了传输过程中数据的同步性、准确性及整体方案的可行性。设计结果表明,这种串行传输方式不仅解决了并行传输所带来的诸多问题,还降低了制板设计时PCB布线的复杂程度、减少了板层数量、节约了成本。

基于FPGA的高速串行光纤图像传输检测平台

采用FPGA作为高速串行光纤图像传输系统的核心,利用Rocket IO串行传输技术,根据自定义的光纤图像传输协议,搭建了检测平台;在EDK开发工具下,通过对FPGA进行SOPC设计,实现检测平台的软件设计,并实时输出检测结果。阐述了检测平台的系统总体设计思想,对检测平台的硬件设计、软件设计、SOPC设计、高速串行光纤图像传输技术进行了详细说明,并对自定义的光纤图像传输协议、检测实验等进行介绍。经过实验测试结果表明,检测平台工作在3.125Gb/s的串行传输速率上,平台运行稳定、可靠;利用该检测平台,实现了图像经过板件间高速串行传输的检测、经过系统级间串行传输的检测,以及经过多个串行传输系统后的检测,达到了检测的目的。

基于RocketIO高速串行回环通信的实现

当前高速串行通信应用广泛,但开发周期较长,且系统的稳定性、可靠性难以保证,文中研究了基于RocketIO高速串行回环通信的实现,在Xilinx的开发环境ISE中实现该设计,利用误码率分析仪(IBERT)分析该设计误码率低,故可以确保该设计的稳定性和可靠性,且该设计开发简单,具有较强的扩展性,并有助于高速串行通信的实现。

基于JESD204协议的AD采样数据高速串行传输

为解决传统采样数据并行传输时受码间同步及串扰影响的问题,研究了ADC采样数据的高速串行传输协议——JESD204协议,提出了一种具有自主知识产权的、基于FPGA中高速串行收发器GTX实现JESD204协议IP核的方法,实现了对ADC采样数据的高速串行传输并接收。实验表明,采用基于JESD204协议的高速串行传输方式可实现单通道3.2 Gb/s的传输速度,符合机载通信终端小型化的发展趋势。

多通道高速串行LVDS信号解串器设计

由于能够获得更优异的数据传输性能,高速串行传输方式正逐步替代并行传输方式成为主流。采用高速串行LVDS信号形式传输能够减少器件I/O管脚数目,提高芯片集成度,得到了越来越多的芯片厂商的支持。同时,现场可编程门阵列(FPGA)功能越来越强大,受到了广大电子技术开发人员的青睐,其中SelectIO技术为FPGA实现高速数据传输提供了良好的平台。针对ADC输出的8通道12位高速串行LVDS信号,利用SelectIO专用逻辑资源,提出了基于XILINX Virtex-6FPGA的解串器逻辑电路。实验结果表明,所设计的电路能够完成LVDS串行信号至并行信号的转换,实现多通道高速串行LVDS数据在FPGA内的接收。

基于RocketIO的高速串行协议设计与实现

采用Xilinx公司Virtex-II Pro系列FPGA内嵌得SERDES模块——RocketIO作为高速串行协议的物理层,利用其8B/10B的编解码和串化、解串功能,实现了两板间基于数据帧的简单高速串行传输,并在ISE环境中对整个协议进行了仿真,当系统频率为100MHz,串行速率在2Gbps时,在验证板上用chipscope抓取的数据表明能够实现两板间数据的高速无误串行传输。

JESD204B协议的高速串行转换器接口

为减少引脚数,降低封装成本和尺寸,简化系统设计,电子器件工程联合委员会提出了一种高速串行接口协议JESD204B.文中呈现了该接口收发机控制器的具体实现方案,并且基于Xilinx的现场可编程门阵列中的高速串行收发器GTH,在6.25Gbit/s的数据速率下完成了4个通道的JESD204B接口收发机控制器的验证.

基于FPGA的通用高速串行互连协议设计

为提高高速通信系统的数据传输带宽,设计了一种基于FPGA、采用8b/10b编/解码、可应用于芯片与芯片或背板与背板之间通信的通用高速申行互连传输协议。介绍了点对点传输、全双工通信的协议体系结构,论述了协议物理层中数据传输时的串/并数据转换方法和帧同步机制,给出了协议链路层中循环冗余校验码算法、扰码/解扰模块、数据封装格式以及链路层控制器的设计。实验结果表明,系统设计的16bit位宽数据经8b/10b编码后,串行速率达到了1.25Gbps。