基于CoaXPress接口的高速串行传输系统设计

CoaXPress是一种新型高速数字图像传输接口标准,适用于各种高速和高带宽图像传输应用。本文设计实现了一种基于CoaXPress接口的高速串行传输系统。针对多路高速串行数据传输、调度、缓存和同步难题,硬件上每个模块设计4路CoaXPress接口,模块以FPGA为核心,采用PCIe3.0×8接口与主控制器进行通信,使用DDR4缓存高速数据;FPGA固件逻辑设计中使用XDMA硬核与主控制器进行通信,使用FDMA完成对DDR4的数据调度,使用GTH收发高速串行数据;采用FIFO缓存同步技术和PXI_TRIG触发总线技术相结合的方法,成功地实现了8个CoaXPress发送模块共32路发送接口之间的同步。最终对CoaXPress接口模块和系统进行了测试,CoaXPress接口的眼图、码速率、误码率、同步精度均满足要求。本文所设计的基于CoaXPress接口的高速串行传输系统工作稳定,性能可靠,已应用于新一代空间飞行器载荷—数传链路测试。

基于FPGA的高速串行传输接口的设计与实现

串行传输技术具有更高的传输速率和更低的设计成本,已成为业界首选,被广泛应用于高速通信领域。提出了一种新的高速串行传输接口的设计方案,改进了Aurora协议数据帧格式定义的弊端,并采用高速串行收发器Rocket I/O,实现数据率为2.5 Gbps的高速串行传输。

显示信息高速串行传输的差错控制

提出了差错控制编码方法来解决LED大屏幕远程通信系统显示信息高速率串行传输数据可靠性降低的问题。考虑到显示信息发送端和接收端的硬件基础及实现要求不同,提出在发送端采用并行算法结构,并构造了生成矩阵进行编码运算来提高算法的实时性;在接收端采用双时钟串行循环译码电路结构,在伴随式计算后采用高速时钟进行纠错,使得码字较长的编码仍旧能够获得较低的硬件开销并具备较好的实时译码能力。实验及理论分析表明,提出的方案能够实现高效率的编解码运算,编码效率达到98.2%。该方案也有效地降低了误码率,实际应用中误码率至少降低了1个数量级。使用提出的方案实现了显示信息的高速率、高效率串行传输。

基于JESD204协议的AD采样数据高速串行传输

为解决传统采样数据并行传输时受码间同步及串扰影响的问题,研究了ADC采样数据的高速串行传输协议——JESD204协议,提出了一种具有自主知识产权的、基于FPGA中高速串行收发器GTX实现JESD204协议IP核的方法,实现了对ADC采样数据的高速串行传输并接收。实验表明,采用基于JESD204协议的高速串行传输方式可实现单通道3.2 Gb/s的传输速度,符合机载通信终端小型化的发展趋势。

基于RocketIO的SAR雷达系统高速串行传输的实现

高速数据传输一直是合成孔径雷达系统设计的一个重点和难点。针对X ilinx的V irtex-ⅡPRO系列FPGA内嵌的R ocketIO收发器模块,设计了一块应用于SAR雷达通信系统中的高速串行I/O电路板。该板充分利用了芯片中集成的R ocketIO收发器模块,采用BREFCLK差分输入参考时钟,8B/10B编码,预加重处理技术等,实现了多个通道的高速互连。通过实际系统验证了这种传输的可靠性。实验结果表明:采用R ocketIO模块进行高速串行传输设计,可极大简化片上逻辑电路和片外PCB板图的设计。

一种基于Rocket I/O的视频数据采集和高速串行传输系统的设计与实现

介绍了一种以VIRTEXⅡPRO系列FPGA中RocketI/O为核心的视频数据采集和高速串行传输系统的实现方案。分析了串行器和解串器的结构,给出了RocketI/O进行高速串口通信的同步方法,采用Verilog语言描述了一种保护帧同步的状态机。在此基础上,自定义了一种简单的数据帧结构,完成了数据率为1.25Gb/s的1500m点对点链路的高速传输。分析了高速差分信号的阻抗匹配方案和抗干扰措施。最后给出了收发方向上的后仿真波形,整个设计在Xilinx公司的XC2VP4fg456上实现,占用资源量为7360等效门。

高速串行传输技术在雷达接收机中的应用

介绍了高速串行传输技术的基本原理,构建了数字接收机应用系统。应用FPGA的Rocket I/O内核,实现了将工作参数和A/D数据的封装处理;完成与DSP、记录设备的点对点高速串行通信,大大提高了数据传输速率,其结果有助于雷达系统转向分布式处理。

基于RocketIO的SATA物理层高速串行传输实现

高速数据传输是硬盘存储系统设计的一个重点和难点,针对Virtex-4系列FPGA内嵌的RocketIO收发器模块,设计应用于SATA物理层的高速串行数据传输电路。对SATA物理层功能要求进行分析,描述RocketIO收发器的内部结构特点和工作原理,详细讨论基于RocketIO收发器的SATA物理层电路逻辑设计,重点介绍RocketIO收发器的时钟控制和复位的配置。实验结果表明:采用RocketIO收发器进行高速串行传输设计,符合SATA物理层设计要求,并提高系统的集成度和可靠性,为SATA接口的固态硬盘开发奠定基础。

基于FPGA的高速串行传输接口研究与实现

介绍了FPGA最新一代器件Virtex-5上的高速串行收发器RocketIO。基于ML505开发平台构建了一个高速串行数据传输系统,重点说明了该系统采用RocketIO实现1.25Gbps高速串行传输的设计方案。实现并验证了采用FPGA完成千兆串行传输的功能目标,为后续采用FPGA实现各种高速协议奠定了良好的基础。

高速串行传输在雷达波控系统中的应用

针对相控阵雷达波控系统的特点 ,介绍了一种基于CY7B92 3 /93 3芯片的高速串行传输接口 ,以往的RS 485、RS 42 2传输模式 ,由于其传输速率太低已不能满足系统的要求 ,而高速串行传输方式具有上百兆的传输速率及高稳定可靠性等特点 ,将在波控系统的信号传输设计中广泛应用。文章详细分析了这组高速传输芯片的内部结构、传输机理及几种工作方式的比较 ,并讨论了这种传输方式在相控阵雷达波控系统数据传输接口中所具有的有效减少阵面走线 。

高速串行传输系统信号幅值衰减研究

基于传输线理论,研究了高速串行传输系统中的驱动器与接收器、印制板走线、过孔、连接器及电缆、交流耦合电容等因素对信号幅值衰减的影响,提出了一种高速串行传输系统信号幅值衰减的分析方法。综合计算、仿真、测量和估算等方式对高速串行传输系统信号幅值衰减进行评估。分析了3种高速串行传输系统信号幅值衰减值,并用眼图测量了衰减值,测试结果表明分析值与实测值偏差小于5%,两者一致性较好。方法有助于降低高速串行传输系统研制风险。

基于RocketIO的高速光纤红外图像串行传输的实现

利用RocketIO高速串行传输模块将数字图像和控制指令串行化,实现对高帧频、多通道数字图像的高速远程传输和反馈控制。利用Virtex-IIPro系列FPGA设计的光纤数字图像传输模块,可将多路长波图像信号转换为高速串行的光脉冲信号,通过光纤连接器传送到DSP板,实现稳定、低误码率的数据传输。

高速SERDES的多板传输技术与SI仿真

随着SERDES传输速率达到10Gbps,高速PCB上的信号传输尤其是多板间传输,已经成为高速设计的实现难点。高速PCB及其要素的设计、分析、仿真,以及高速传输链路的设计优化,是多板SERDES传输实现更高速率的关键。本文对高速串行SERDES的原理和架构进行了深入分析,研究了多板传输中影响信号完整性(SI)的关键因素和建模优化方法;最后,针对实验电路板建立了多板仿真模型,对实际的SERDES差分网络进行了仿真分析。

基于RocketIO的高速串行协议设计与实现

采用Xilinx公司Virtex-II Pro系列FPGA内嵌得SERDES模块——RocketIO作为高速串行协议的物理层,利用其8B/10B的编解码和串化、解串功能,实现了两板间基于数据帧的简单高速串行传输,并在ISE环境中对整个协议进行了仿真,当系统频率为100MHz,串行速率在2Gbps时,在验证板上用chipscope抓取的数据表明能够实现两板间数据的高速无误串行传输。

JESD204B协议的高速串行转换器接口

为减少引脚数,降低封装成本和尺寸,简化系统设计,电子器件工程联合委员会提出了一种高速串行接口协议JESD204B.文中呈现了该接口收发机控制器的具体实现方案,并且基于Xilinx的现场可编程门阵列中的高速串行收发器GTH,在6.25Gbit/s的数据速率下完成了4个通道的JESD204B接口收发机控制器的验证.

一种高分辨率遥感卫星高速串行接口设计

从物理链路与互连协议两个方面进行研究,设计出一种应用串行编解码收发器与现场可编程门阵列(FPGA)器件编程配合,实现遥感卫星设备间数据传输的方案;通过伪随机码传输测试,实现了在速率2Gbit/s下数千亿位无误码的高速稳定串行传输。该设计传输速率快,可靠性高,为高分辨率遥感卫星设备间的数据传输提供了一种解决方案。

基于真三维立体显示的高速串行数据传输设计

在真三维显示系统中,有海量图像数据需要高速传输。为了满足数据吞吐量的需求,数据采用多路差分总线的形式进行传输,但是由于电路板布线的差异,会导致数据传输的可靠性降低。本文中采用动态相位调整(DPA)技术,保证了数据传输的可靠性和稳定性,满足了真三维显示的需求。

基于高速串行ADC的并行采集模块设计

串行总线技术可以获得更高的性能,具有更高的传输速率和更低的设计成本,被广泛应用于高速通信领域。基于高速串行LVDS输出的ADC利用时间交替并行采样技术设计实现了1个并行采集模块,主要阐述了采样时钟的相移设计与2 GSPS采样率的实现、串行数据的传输与处理、DDR模式下1∶8串并转换器在FPGA平台中的设计与实现,并介绍了高速串行ADC芯片的工作模式。结果表明,采用Xilinx Spartan-6系列的ISERDES2模块设计的串并转换器最终达到了16 Gbit/s的串行数据吞吐量,满足了设计要求。

基于FPGA的高速高精位置获取与传输系统

为了满足强实时性运动控制系统对位置反馈环高速高精度的要求,设计了一种基于EnDat2.2的位置获取和采用光纤作为传输介质的高速串行传输解决方案,详细描述了光纤通信内核与EnDat2.2内核结构以及在FPGA上的编程实现。介绍了8B/10B编解码、串并转换单元SerDes、激光收发器、RS485等关键技术的实现方法,建立了典型数据速率为1.25Gbps的系统样机,给出了样机的测试结果。实验结果表明,系统具有可靠性高、抗电磁干扰能力强、可配置灵活性强等优点。

高速串行数据链路中基于相位噪声时钟抖动测量

传统并行数据通信随着速度的增加,传输时延已难以准确控制,使得高速串行数据传输成为通信的主要方式,当数据速率超过GB/s水平,时钟信号引入的抖动已成为系统抖动的主要成分,低数据速率抖动分析技术已难以满足要求,相位噪声测量技术在高速串行数据链路抖动分析中提供了解决方案,文章从原理上论述了相位噪声与抖动的关系,以实例给出了通过相位噪声测量间接测量抖动的工程计算方法。