高速低功耗维特比译码器的设计与实现

提出了一种基于改进T 算法和回溯法的高速低功耗维特比 (Viterbi)译码器 该译码器采用了并行和流水结构以提高速度 ,减少了加 比 选模块中不必要的操作 ,并在回溯过程中采用了幸存路径复用的方法 ,为利用时钟关断技术降低系统功耗提供了可能 利用 0 2 5 μmCMOS工艺 ,成功地设计并实现了 (2 ,1,7)Viterbi译码器 ,其电路规模约为 5万等效门 ,芯片内核面积为 2 18mm2 ,译码速度可达 10 0MHz,而译码延迟仅为 32个时钟周期 。

应用于数字隔离器高速低功耗编解码技术

基于一种三层片上变压器隔离传输方式,设计了一款全新的应用于数字隔离器的编解码技术,采用脉冲信号调制技术方法将上升沿调制成一个正脉冲和一个负脉冲,下降沿调制成一个单正脉冲,解码侧分为两路信号,分别接收同名端和异名端信号,两路信号反相且对地差分,结合抗干扰电路排除对地干扰脉冲后滤除负脉冲,通过双D触发器还原信号,结合仿真数据得出编解码电路静态电流分别降至435 pA和398 pA,动态功耗最高为817μA,脉宽失真小于1 ns,延时小于10 ns,最高可达200 Mb/s的数据传输速率。

适用于IEEE 802.11n的高速低功耗Viterbi译码器的设计

针对IEEE 802.11nSOC对信道编码的多码率、高吞吐率的要求,设计了适用于IEEE 802.11n卷积码的Viterbi译码器,具有高吞吐率,低功耗特点,可支持1/2,2/3,3/4,5/6码率.译码器采用全并行的加比选(ACS)单元,最高位清零防溢出处理,采用了一种可降低功耗的寄存器交换法,可有效减少寄存器翻转动态功耗.采用SMIC0.13μm CMOS工艺设计并实现了该译码器,时钟频率为240MHz时,最大数据吞吐率为480Mb/s,功耗为25mW.

10 bit高速低功耗SAR ADC设计

基于TSMC40 nm工艺,提出一种高速低功耗逐次逼近型模数转换器。设计电路采用全差分结构,基于vcm-based电容拆分技术解决先进工艺下难以设计精准VCM电平和复杂逻辑的问题,采用double-tail动态比较器实现高速和低功耗,采用TSPC触发器设计SAR逻辑进一步提高速度和降低功耗,采用异步时序,通过环路自身产生比较器时钟,不需要外接时钟信号,降低设计复杂度。在150 MHz采样频率,1.1 V电源电压,奈奎斯特的输入频率下,对该设计进行仿真,仿真结果表明,SAR ADC的ENOB=9.93 bit,SNDR=61.6 dB,SFDR=78.6 dB。

低功耗高速率IR-UWB发射机设计与实现

针对高速无线通信的应用场景,该文提出了一种低功耗高速率的脉冲超宽带发射机架构。发射机采用注入锁定环形振荡器产生射频载波,同时基带信号通过基于有限长单位冲激响应滤波器的模拟延迟线产生发射所需要的波形,不仅减少了发射机的功率损耗,而且更好地满足了FCC MASK的要求。该发射机电路采用40 nm CMOS工艺设计和仿真验证,仿真结果表明,所提出的脉冲超宽带发射机可实现OOK和BPSK调制,具有1.1 GHz和2.2 GHz两种发射带宽,最大数据传输速率可达499.2 Mb/s,其能量效率为11.8 pJ/bit。

高速ADC电路的低功耗设计与优化技术

在当今信息时代,高速模数转换器(Analog-to-Digital Converter,ADC)在数字信号处理系统中扮演着至关重要的角色,其性能直接关系到系统的整体性能和功耗。文章研究了高速ADC电路的低功耗设计和优化问题,提出了一种在电路中通过降低静态功耗和动态功耗来实现低功耗目标的设计方法。该方法具体包括电源管理的优化、低功耗器件的采用和时钟分布的优化等技术手段。这种方法有效降低了电力消耗,同时提高了ADC性能,具有一定的实用意义。

低功耗高速比较器的新结构设计

阐述通过优化电路结构设计,采用低功耗工艺和设计技术,实施智能控制和自适应调节策略,运用比较器阈值的灵活调节技术,开发一种卓越性能的比较器。仿真实验表明,该比较器反应迅速,稳定性强,适合低能耗和高速响应的应用环境。

基于FPGA的指针反馈式低功耗Viterbi译码器设计

为了满足复杂的无线通信系统功耗以及性能要求,提出并设计了一种指针反馈式Viterbi译码器。该译码器使相邻时刻的各状态转移满足单向一对一指向关系,并根据传统译码器初始译码状态从状态0延伸的特点,通过每一时刻不断更新的状态指针指向当前时刻译码路径状态,同时输出译码结果。算法仿真以及FPGA和CMOS综合结果表明,该译码器功耗降低60%,译码延时小,并且在信噪比较高的情况下有很好的译码性能,特别适用于约束长度大、译码状态数多的情况。

基于预计算的Viterbi译码器ACS单元低功耗设计

提出了将预计算方法用于Viterbi译码器ACS单元的设计中,根据所选输入,预先计算出加比选结果,避免全部输入参与运算;通过减少电路开关行为的方式,达到降低功耗的目的。该方法适用于能量受限的电路,如无线传感器网络节点及便携式通信设备等。

低功耗软判决维特比译码器的设计

维特比译码器是广泛使用的极大似然解码方法。该文提出了有别于IEEE802.11a标准的解码方法,将软判决译码使用在该标准卷积码的解码机制上,利用算术部件的重组和混合向后追溯式以及时钟关断技术,在保证性能和低复杂度前提下减少存储器读写操作以降低功耗,利用SMIC0.18μmCMOS工艺设计实现该译码器,在ALTERAFPGA上实现原型验证,性能满足IEEE802.11a标准要求。

无线通信中的低功耗维特比译码器设计

针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选(ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采用改进的路径相消方法,减少译码器的输出延迟,提高译码效率。性能分析结果表明,基于TSMC 0.18μm CMOS逻辑工艺,在1.62V,125℃操作环境下,该译码器数据最大速度为50MHz,自动布局布线后的译码器芯片面积约为0.212mm2,功耗约为23.9mW。

一种基于新型低功耗开关策略的10 bit 120 MS/s SAR ADC

设计了一种10 bit 120 MS/s高速低功耗逐次逼近模数转换器(SAR ADC)。针对功耗占比最大的CDAC模块,基于电容分裂技术并结合C-2C结构,提出了一种输出共模保持不变的双电平高能效开关控制策略;在降低CDAC开关功耗的同时,摆脱了CDAC开关过程中对中间共模电平的依赖,使得该结构适用于低电压工艺。在速度提升方面,控制逻辑使用异步逻辑进行加速;比较器采用一种全动态高速结构,在保证精度的前提下其工作频率达到3 GHz;CDAC中插入冗余位,以降低高位电容对充电时间的要求。所设计的SAR ADC使用40 nm CMOS工艺实现,采用1.1 V低电压供电。在不同工艺角下进行性能仿真,结果显示,在120 MHz采样率下,有效位数为9.86 bit,无杂散动态范围为72 dB,功耗为2.1 mW,优值为18.9 fJ/(conv·step)。

Viterbi译码器设置门限的低功耗设计方法

Viterbi译码是一种应用广泛的最大似然估计算法。本文介绍了 Viterbi译码器对功耗和译码性能折衷考虑,通过设置门限来减少复杂性、降 低功耗的几种方法。仿真结果表明这些方法效果明显。

Viterbi译码器的低功耗设计

Viterbi译码是一种应用广泛的最大似然估计算法;而功耗是通信系统设计中的一个重要制约因素,介绍了3种Viterbi译码的低功耗设计方法。对这3种设计方法的原理和实际使用效果作了详细的阐述,并分别做了仿真试验。仿真结果表明,这些方法能有效降低功耗。

AT83SND2CMP3：低功耗MP3译码器

Atmel公司推出组合了所有特性的单片MP3详码器AT83SND2CMP3，允许手机播放MP3音乐和铃卢，并能把它转换成笔型驱动器。

ADI音频编译码器ADAU1361提供业界最佳音效体验及最低功耗

ADI在其音频处理解决方案产品线．新推出一对用于高性能可携式音频电子产品的编译码器（编码器／译码器）——ADAU1361与ADAU1761．其高效能的功耗处理，能在不影响音质的情况下延长电池寿命。ADAU1361与ADAU176124位音频编译码器非常适用于无线手机、可携式媒体播放器．可携式导航设备、数字相机及其他行动音频与电话应用。

一种基于FPGA的低功耗高速解码器设计

针对传统编解码算法复杂度高、不易扩展等问题,对自编码神经网络前向传播算法和结构进行了研究,提出了一种以自编码神经网络为编解码算法,以FPGA为实现平台的低功耗高速解码器系统。该系统实现了字符的编解码,同时可被应用于各种多媒体信息的编解码。通过Model Sim仿真,Xilinx ISE实现后进行硬件实测,对计算精度、资源消耗、计算速度和功耗等进行分析。实验测试结果表明,所设计的解码器能够正确完成数据解码功能,算法简洁高效,扩展能力强,系统具有低功耗、速度快等特点,可广泛应用于各种低功耗、便携式产品。

一种高速低功耗可重构流水线乘法器

文章针对在语音、视频等多媒体信号处理中出现的可变速率信号,设计了一种新型的高速低功耗可重构流水线乘法器电路,该电路可通过改变流水级数使运算频率与待处理的信号频率相匹配,明显地降低了功耗、提高了效率。并在0.25μmCMOS工艺条件下对该电路性能进行了仿真、分析、比较。在保证最大频率为1.04GHz的高运算速度情况下,最多可节约电路功耗36%。

一种双电压合成信号脉宽调制的低功耗高速电磁铁驱动电路

针对提升电液控制系统动态和稳态性能的需求,提出一种双电压合成信号脉宽调制的低功耗高速电磁铁驱动电路。与常见的双电源切换电路不同,该电路通过单稳态触发器电路、反相输入求和电路、反相比例运算电路合成一个双电压信号,与高频三角波电路比较产生一个双占空比的脉宽调制信号,最后经功率放大级输出,实现初始阶段100%占空比脉宽调制信号使电磁铁线圈电流急速上升驱动衔铁高速运动,运动结束后又以10%占空比实现低功耗保持,避免了双电源切换电路设计的复杂性和实时性问题。基于上述原理,建立高速电磁铁及驱动电路的理论模型,仿真分析电磁铁的动态和稳态性能,并结合原型样机进行实验验证。研究结果表明:与典型恒定电压或恒定占空比控制方式相比,性能明显提高,该驱动电路作用下的电磁铁在2.5mm行程内开启时间为10ms,关闭时间为22ms,稳态功耗为0.3W,可更好地满足低功耗高速电磁铁的驱动要求。

高速低功耗CMOS动态锁存比较器的设计

提出一种高速低功耗动态锁存比较器,电路包含预放大器、锁存比较器和SR锁存器3部分.采用一种新的锁存比较器复位电路,该电路仅由一个P沟道金属氧化物半导体(PMOS)管构成,实现电荷的再利用,减小了延迟,降低了功耗.SR锁存器输入端口的寄生电容为锁存比较器的负载电容,对SR锁存器的输入端口进行改进,避免由于锁存比较器的负载电容失配导致的输入失调电压偏移的问题.电路采用TSMC 0.18μm互补金属氧化物半导体(CMOS)工艺实现.结果表明:电源电压为1.8V,时钟频率为1GHz时,比较器精度达0.3mV;最大输入失调电压为8mV,功耗为0.2mW;该比较器具有电路简单易实现、功耗低的特点.