10 bit高速低功耗SAR ADC设计

基于TSMC40 nm工艺,提出一种高速低功耗逐次逼近型模数转换器。设计电路采用全差分结构,基于vcm-based电容拆分技术解决先进工艺下难以设计精准VCM电平和复杂逻辑的问题,采用double-tail动态比较器实现高速和低功耗,采用TSPC触发器设计SAR逻辑进一步提高速度和降低功耗,采用异步时序,通过环路自身产生比较器时钟,不需要外接时钟信号,降低设计复杂度。在150 MHz采样频率,1.1 V电源电压,奈奎斯特的输入频率下,对该设计进行仿真,仿真结果表明,SAR ADC的ENOB=9.93 bit,SNDR=61.6 dB,SFDR=78.6 dB。

高速ADC电路的低功耗设计与优化技术

在当今信息时代,高速模数转换器(Analog-to-Digital Converter,ADC)在数字信号处理系统中扮演着至关重要的角色,其性能直接关系到系统的整体性能和功耗。文章研究了高速ADC电路的低功耗设计和优化问题,提出了一种在电路中通过降低静态功耗和动态功耗来实现低功耗目标的设计方法。该方法具体包括电源管理的优化、低功耗器件的采用和时钟分布的优化等技术手段。这种方法有效降低了电力消耗,同时提高了ADC性能,具有一定的实用意义。

一种具有1~128倍可变增益放大器的低功耗Sigma⁃Delta ADC

为满足传感器应用的低功耗需求,设计并实现了一种低功耗Sigma⁃Delta模数转换器(ADC)芯片。该ADC采用一阶全差分开关电容Sigma⁃Delta调制器,且集成了可编程增益放大器(PGA)和Bandgap;使用1.5 bit量化结构,相较于1 bit量化结构减小了3 dB的量化误差;使用优化的反馈电路,减小了电容失配引入的误差;PGA采用轨到轨的运放电路拓扑,增大了整个芯片的电压适应范围。基于180 nm CMOS工艺对该ADC进行了设计和流片。测试结果表明:该Sigma⁃Delta ADC在采样频率512 kHz、过采样率(OSR)为256时,峰值信噪谐波失真比(SNDR)和有效位数(ENOB)分别为75.29 dB和12.21 bit,芯片功耗仅为0.92 mW。芯片能在2.3~5.5 V宽电源电压范围内正常工作,可实现最大128 V/V的增益。适用于小型传感器的信号测量应用,可以满足小型传感器低功耗、高精度的需求。

高精度低功耗噪声整形SAR ADC设计

针对传统无源有损积分环路滤波器相较于有源无损积分环路滤波器,具有功耗低、电路设计简单等特点,但其噪声传输函数(NTF:Noise Transfer Function)平滑,噪声整形效果较弱的问题,提出了一种无源无损的二阶积分环路滤波器,保留了无源有损积分优点的同时具有良好噪声整形效果。设计了一款分辨率为16 bit、采样率为2 Ms/s的混合架构噪声整形SAR ADC。仿真结果表明,在125 kHz带宽、过采样比为8时,实现了高信号与噪声失真比(SNDR(Signal to Noise and Distortion Ratio)为91.1 dB)、高精度(14.84 bit)和低功耗(285μW)的性能。

应用于数字隔离器高速低功耗编解码技术

基于一种三层片上变压器隔离传输方式,设计了一款全新的应用于数字隔离器的编解码技术,采用脉冲信号调制技术方法将上升沿调制成一个正脉冲和一个负脉冲,下降沿调制成一个单正脉冲,解码侧分为两路信号,分别接收同名端和异名端信号,两路信号反相且对地差分,结合抗干扰电路排除对地干扰脉冲后滤除负脉冲,通过双D触发器还原信号,结合仿真数据得出编解码电路静态电流分别降至435 pA和398 pA,动态功耗最高为817μA,脉宽失真小于1 ns,延时小于10 ns,最高可达200 Mb/s的数据传输速率。

一种基于新型低功耗开关策略的10 bit 120 MS/s SAR ADC

设计了一种10 bit 120 MS/s高速低功耗逐次逼近模数转换器(SAR ADC)。针对功耗占比最大的CDAC模块,基于电容分裂技术并结合C-2C结构,提出了一种输出共模保持不变的双电平高能效开关控制策略;在降低CDAC开关功耗的同时,摆脱了CDAC开关过程中对中间共模电平的依赖,使得该结构适用于低电压工艺。在速度提升方面,控制逻辑使用异步逻辑进行加速;比较器采用一种全动态高速结构,在保证精度的前提下其工作频率达到3 GHz;CDAC中插入冗余位,以降低高位电容对充电时间的要求。所设计的SAR ADC使用40 nm CMOS工艺实现,采用1.1 V低电压供电。在不同工艺角下进行性能仿真,结果显示,在120 MHz采样率下,有效位数为9.86 bit,无杂散动态范围为72 dB,功耗为2.1 mW,优值为18.9 fJ/(conv·step)。

8位高速低功耗流水线型ADC优化设计研究

采用每级为1.5位精度的7级流水线结构,即7级子ADC设计一个8位80 MS/s的低功耗模数转换电路。通过设计精简且高效的数字校准和输出寄存模块,消除ADC实现过程中各种因素的影响,提高ADC的精度和信噪比。采用0.18μm CMOS工艺完成加工后,测得该ADC在输入信号为36.25 MHz,采样速率为80 MHz下的信噪比(SNR)为49.6 dB,有效位数(ENOB)接近8位,典型的功耗电流只有18 mA,整个ADC的芯片面积为0.5 mm^(2)。

低功耗高速率IR-UWB发射机设计与实现

针对高速无线通信的应用场景,该文提出了一种低功耗高速率的脉冲超宽带发射机架构。发射机采用注入锁定环形振荡器产生射频载波,同时基带信号通过基于有限长单位冲激响应滤波器的模拟延迟线产生发射所需要的波形,不仅减少了发射机的功率损耗,而且更好地满足了FCC MASK的要求。该发射机电路采用40 nm CMOS工艺设计和仿真验证,仿真结果表明,所提出的脉冲超宽带发射机可实现OOK和BPSK调制,具有1.1 GHz和2.2 GHz两种发射带宽,最大数据传输速率可达499.2 Mb/s,其能量效率为11.8 pJ/bit。

基于新型环形放大器的低功耗Pipelined SAR ADC

针对流水线型逐次逼近模数转换器(Pipelined SAR ADC)中残差放大器的核心运放功耗过高,从而严重限制ADC能效上限的问题,本文提出了一种新型的基于CMOS开关的自偏置全差分环形放大器(CMOS Self-biased Fully Differential Ring Amplifier,CSFRA),来替代传统运放。CSFRA通过引入CMOS开关自偏置和全差分结构,同时在非放大时序中关断电路,降低了残差放大器功耗。基于所提CSFRA,配合可降低开关功耗的检测和跳过切换方案,设计了一款12 Bit 10 MS/s的Pipelined SAR ADC。该电路基于MXIC L18B 180 nm CMOS工艺实现,实验结果表明,在10 MS/s的采样率下,该电路的SFDR和SNDR分别为75.3 dB和61.3 dB,功耗仅为944μW,其中CSFRA功耗仅为368μW。

低功耗高速比较器的新结构设计

阐述通过优化电路结构设计,采用低功耗工艺和设计技术,实施智能控制和自适应调节策略,运用比较器阈值的灵活调节技术,开发一种卓越性能的比较器。仿真实验表明,该比较器反应迅速,稳定性强,适合低能耗和高速响应的应用环境。

基于CLS技术的音频应用低功耗Δ-Σ调制器

为了提高便携式音频产品的续航能力,设计一种三阶单环单比特前馈结构的离散时间Δ-Σ调制器。采用浮动反向放大器(Floating Inverter Amplifier,FIA)作为跨导放大器(Operational Transconductance Amplifier,OTA),可以降低整体电路的功耗,实现良好的鲁棒性,并且不需要额外的共模反馈电路。通过相关电平移位(Correlated Level Shifting,CLS)技术可以提高开关电容积分器的直流增益,来降低增益误差。该Δ-Σ调制器采用SMIC 0.18μm CMOS工艺实现,后仿结果表明,在4 MHz的采样频率和1.2 V的电源电压下,实现了88.81 dB的信号噪声失真比(Signal-to-Noise-and-Distortion Ratio,SNDR),14.46 bit的有效位数(Effective Number of Bits,ENOB),99.157 dB的动态范围(Dynamic Range,DR),功耗仅98.676μW。

低电压低功耗音频Σ-ΔADC调制器设计

针对应用于音频设备中的Σ-ΔADC,提出一款改进的Σ-ΔADC调制器.该调制器结构改进传统调制器的结构并对调制器系数进行优化,克服传统Σ-ΔADC调制器结构的缺点,同时对调制器中的两个关键电路即OTA放大器和比较器也进行优化,极大改善了OTA放大器和比较器性能.改进后的调制器具有低电压、低功耗、高精度和较好的鲁棒性的特点.该调制器采用1.2 V低电压供电,过采样比(OSR)为128,采样频率为6.144 MHz,信号带宽为20 kHz.基于SMIC0.11μm的工艺下,完成了Σ-ΔADC调制器的版图设计,并最终流片成功.芯片流片后的成测结果表明,调制器的信噪比达到102.4 dB,有效位达到16.7 bit,调制器的整体功耗仅1.17 mW左右,整个调制器的版图的面积仅为0.122 mm2左右.调制器的成测性能指标表明,该调制器是音频芯片中Σ-ΔADC电路的良好选择.

一种用于电能计量芯片的高精度低功耗Σ-ΔADC调制器的分析与设计

本文提出了一种低功耗、低温漂的四阶Σ-ΔADC调制器的结构设计,并在HHGRACE 0.35μm CZ6H工艺下进行了设计和优化,经过不同工艺角和温度点下仿真验证,采样频率为512kHz,带隙基准电压的温度系数为25ppm/℃,四阶Σ-ΔADC调制器功耗为550μA左右.芯片流片后在测试电路板上进行了各种功能性能测试,与仿真结果一致.

一种双电压合成信号脉宽调制的低功耗高速电磁铁驱动电路

针对提升电液控制系统动态和稳态性能的需求,提出一种双电压合成信号脉宽调制的低功耗高速电磁铁驱动电路。与常见的双电源切换电路不同,该电路通过单稳态触发器电路、反相输入求和电路、反相比例运算电路合成一个双电压信号,与高频三角波电路比较产生一个双占空比的脉宽调制信号,最后经功率放大级输出,实现初始阶段100%占空比脉宽调制信号使电磁铁线圈电流急速上升驱动衔铁高速运动,运动结束后又以10%占空比实现低功耗保持,避免了双电源切换电路设计的复杂性和实时性问题。基于上述原理,建立高速电磁铁及驱动电路的理论模型,仿真分析电磁铁的动态和稳态性能,并结合原型样机进行实验验证。研究结果表明:与典型恒定电压或恒定占空比控制方式相比,性能明显提高,该驱动电路作用下的电磁铁在2.5mm行程内开启时间为10ms,关闭时间为22ms,稳态功耗为0.3W,可更好地满足低功耗高速电磁铁的驱动要求。

8位高速低功耗流水线型ADC的设计技术研究

采用7级子ADC流水线结构设计了一个8位80 Msample/s的低功耗模数转换电路。为减小整个ADC的芯片面积和功耗,改善其谐波失真和噪声特性,重点考虑了第1级子ADC中MDAC的设计,将整个ADC的采样保持电路集成在第1级子ADC的MDAC中,并且采用逐级缩放技术设计7级子ADC的电路结构,在版图设计中考虑每一级子ADC中的电容及放大器的对称性。采用0.18μm CMOS工艺,该ADC的信噪比(SNR)为49.5 d B,有效位数(ENOB)为7.98位,该ADC的芯片面积只有0.56 mm2,典型的功耗电流仅为22 m A。整个ADC性能达到设计要求。

标准数字工艺下16位精度低压低功耗ΣΔ模数调制器设计

针对输入信号频率在20Hz～24kHz范围的音频应用,该文采用标准数字工艺设计了一个1.2V电源电压16位精度的低压低功耗ΣΔ模数调制器。在6MHz采样频率下,该调制器信噪比为102.2dB,整个电路功耗为2.46mW。该调制器采用一种伪两级交互控制的双输入运算放大器构成各级积分器,在低电源电压情况下实现高摆率高增益要求的同时不会产生更多功耗。另外,采用高线性度、全互补MOS耗尽电容作为采样、积分电容使得整个电路可以采用标准数字工艺实现,从而提高电路的工艺兼容性、降低电路成本。与近期报道的低压低功耗ΣΔ模数调制器相比,该设计具有更高的品质因子FOM。

基于共源共栅反相器的极低功耗Sigma-Delta调制器设计

为了满足穿戴式医疗设备中低功耗、高精度的模数转换应用需求,设计一种基于共源共栅反相器的低功耗14bit/500Hz Sigma-Delta调制器电路.在低电源电压环境下,该电路采用栅压自举开关完成了高精度的信号采样.利用共源共栅反相器替换传统Sigma-Delta调制器的跨导放大器(DTA),有效降低了电路功耗.电路采用SMIC 0.13μm 1P8M混合信号工艺实现,测试结果表明,在供电电压为0.6V、时钟频率为256kHz、信号带宽为500 Hz内,Sigma-Delta调制器输出信号最大信噪失真比为69.7dB,有效精度为11.3bit,功耗仅为5.07μW.

低功耗高线性度音频Sigma-Delta调制器

介绍了一种应用于数字音频模数转换器的低功耗、高线性度的Sigma-Delta调制器.采用新型低失真二阶调制器作为级联调制器第一级,降低了系统对于运算放大器非线性的敏感度;采用自举采样开关实现了输入采样信号的高线性度;采用新颖的AB类输出跨导放大器实现积分器电路,使电路功耗比经典折叠共源共栅放大器降低一倍以上.该调制器在中芯国际0.18μm标准CMOS工艺的各种工艺角和温度情况下,信噪失真比(SNDR)和动态范围(DR)分别达到111.8 dB和115 dB.在3 V电源电压下,整个调制器的功耗仅为2.6 mW,符合手持设备对低功耗音频编解码电路的设计要求.

一种低功耗16 bit逐次逼近型ADC的设计

设计了一种低功耗的16 bit 1 MSa/s逐次逼近型(SAR)模数转换器(ADC)。低功耗设计来源于电容阵列,其由3段子电容阵列构成,之间的桥接电容通过冗余电容和权重电容整数化。在电容阵列的切换过程中,通过将电容分裂来引入额外的参考电压。通过对量化噪声和热噪声的计算,可以精确地得出所需的电容数量为225个单位,相比于传统的电容阵列形式,可以节省99.93%的面积和99.5%的功耗。电路中使用一个2级预放大,并添加了具有自校零功能的动态锁存比较器,确保了高精度分辨率。在UMC 55 nm工艺下仿真,对512点的FFT仿真结果显示,ADC的整体信噪比(SNR)能够达到85.98 dB,有效位数(ENOB)能够达到13.8841 bit,在电源电压为2.5 V的情况下,平均功耗为5.05 mW。

一种基于SAR量化器的低功耗音频Δ-Σ调制器

基于0.18μm CMOS工艺,采用离散3阶前馈结构,设计了一种低功耗音频调制器。采用4位SAR量化器,相比于Flash ADC类型的量化器,减少了比较器的个数,降低了量化器的功耗。与传统的利用有源加法器对输入信号和积分器输出进行求和的方式不同,该设计利用SAR量化器实现输入信号的求和,极大地降低了整个调制器的功耗。此外,调制器采用增益提高型低功耗放大器结构,相比于套筒式共源共栅放大器、折叠式共源共栅放大器等传统类型的放大器,节省了功耗。仿真结果表明,在20kHz信号带宽、1.8V电源电压下,调制器的SNDR为94.6dB,SFDR为107dB,功耗仅为145μW。