基于FPGA的高速峰值检测

针对研发数字多道的实际需求,提出了一种基于FPGA的高速峰值检测技术,并且采用ARM+FPGA的架构实现了基于该技术的数字多道系统。通过Modelsim仿真分析了FPGA峰值检测算法的理论,该算法可精确获取高斯信号的最值并获得幅度值。最后通过CZT探测器进行^(241)Am源实测γ射线能谱,实验结果表明该峰值检测算法及数字多道系统设计可准确并且快速获得能谱图。通过合理设置峰值检测算法的高低阈值,可以测试不同基线值的前放信号。

高速峰值检测模块设计

针对一组32行20列的640个16位有符号随机二进制阵列数据设计峰值检测模块,数据采用串行输入,要求快速找到其中5个最大的峰值。峰值的定义是该数的绝对值大于它周围的8个数的绝对值。为了在最短的时间内在该串行随机数阵列中找到最大的5个峰值,模块采用一次扫描方式实现,这样的设计符合设计要求也能够得到最短检测用时,依据峰值定义设计扫描方式采用蛇形结构,通过把数据与前5个相关的数据比较,再与后5个相关的数据比较,接着与左边或右边相关数据比较,最后与之前确定的5个较大的峰值比较,来确定最新的5个较大的峰值的分步骤比较的思路。该模块采用FPGA(Altera CycloneⅡEP2C35F672C6)设计,利用Verilog HDL描述,整体消耗3214个逻辑单元。通过设定640个随机二进制数,对模块进行功能仿真和时序仿真。时序仿真结果表明,该模块可以工作在90Mhz时钟下,通过一次性扫描,工作大约7.15us完成对阵列的检测,输出5个最大的峰值的地址。