基于ARM的高速并行数据采集模块设计

介绍了一种基于ARM的高速并行数据采集模块的设计方法。该模块以ARM为控制核心,可实现32通道高速并行采集,单通道采样率最高达40 MSa/s,采样率和采样深度可调。模块通过LAN总线及TCP协议接收命令并将采集的数据传输给控制计算机,保证了数据传输的可靠性。该模块已经运用到某电子电路故障诊断系统中,运行结果表明数据采集正常,满足设计要求。

基于ADSP2106X的高速并行雷达数字信号处理系统

以雷达信号处理领域中的应用为例,介绍了基于ADSP2106X的高速并行数字信号处理系统的设计方法。ADSP2106X本身的特点使其非常适合于高速实时处理的场合,与可编程逻辑器件的组合应用更使得该系统具有通用性强、外围器件少等特点。

一种高速并行FFT处理器的VLSI结构设计

在OFDM系统的实现中,高速FFT处理器是关键。在分析了基4按时域抽取快速傅立叶变换(FFT)算法特点的基础上,研究了一种高性能FFT处理器的硬件结构。此结构能同时从四个并行存储器中读取蝶形运算所需的4个操作数,极大地提高了处理速度。此结构控制单元简单,便于模块化设计。经硬件验证,达到设计要求。在系统时钟为100MHz时,1024点18位复数FFT的计算时间为13滋s。

利用双端口RAM实现CPU间高速并行通信

本文介绍双端口ＲＡＭ的特性及使用方法，并给出了利用双端口ＲＡＭ芯片实现８０９８单片机与ＰＣ机间高速数据交换的应用实例。

基于TMS320VC5410 DMA方式的高速并行采样系统设计

针对便携式图像系统中视频信号采集与数字处理的需求,设计了以TMS320VC5410(DSP)为核心的通用采样处理系统。利用VC5410的6通道DMA(直接内存存取)控制端口,实现了信号的高速并行采样,其采样率最高可达20MBps。介绍了并行采样系统硬件组成、DMA控制端口逻辑关系以及高速并行采样的编程实现。

一种多通道高速并行数据采集系统的设计与实现

介绍了一种基于DSP+FPGA的高速数据采集系统的设计方案,结合TMS320VC5402定点DSP芯片强大的数据处理能力与FPGA构成线性流水阵列结构,该系统能够以80Mbps的采样速度完成大容量数据的获取,从而使系统具有良好的数据采集性能。在数据处理过程中,本方案提出了用硬件电路方法来实现数据的实时无损压缩存储或转发,从而实现多通道高速并行数据采集的设计思路。

数据采集系统应用的高速并行A/D转换器

本文介绍了高速并行A/D转换器MAX1448在数据采集系统中的应用。

采用DSP+FPGA为核心实现DSP的高速并行处理系统

采用以DSP+FPGA的形式,提出了一种多DSP高速并行处理来提高运算速度的方案,并实现了软硬件通用处理平台。多信号并行处理技术,目前,该系统能够实现对类似干涉型超光谱图像的大量数据进行多通道实时复原,并满足70Hz帧频的实时性要求,通过PCI接口在上位机实时显示,为超光谱地面实时复原提供了理论基础和实践经验。

AdaBoost高速并行字符识别算法应用

针对常用字符识别速度和精度矛盾的问题,提出了改进的AdaBoost字符识别算法。利用先验知识的稳定特征将字符集进行完全二分类,在此基础上分别训练级联的分类器,在充分的样本学习后可得到较高的识别正确率。针对AdaBoost算法的计算量大,用纯软件实现难以满足工业应用的实时性要求,根据其大量的乘累加运算相似性,基于积分图像和FPGA的并行结构来快速实现。实验结果表明,该算法能够满足印刷质量在线检测系统的识别正确率和实时性要求。

一种星载高速并行LDPC编码方法

随着卫星遥感技术的高速发展,低密度奇偶校验(LDPC)编码器必须实时完成各类载荷海量数据的纠错处理,传统串行LDPC编码方式已经不能满足高速处理需求,为此开展了新一代星载高速LDPC编码方案设计。基于CCSDS标准推荐用于低轨卫星通信的7/8码率LDPC,巧妙利用信息bit和生成矩阵扩充方式,设计了一种扩充并行LDPC编码方法,并在V5 FPGA上实现,与现有并行编码方案相比,提高了3%处理速度,减少了50%时钟资源、100%存储资源、18%逻辑资源,并应用在了新一代遥感卫星上。

一种共享存储式容错型高速并行总线的设计

随着自动化领域对控制系统的控制速度越来越精准和高效,产品的可靠性要求越来越高,总线技术作为PLC产品的技术关键点,已成为实现PLC产品国产化的技术瓶颈;文中提出了一种共享存储式容错型高速并行总线的新型方法,利用特定内存区域作为共享存储区,实现节点间的大容量数据交互,同时在各节点的接口端设计了硬件容错电路,保证了节点设备的可靠性和传输过程中数据的正确性,实现各节点间的稳定通信;在完成理论计算和实验仿真的同时,此方案在相关产品上得到进一步的验证,结果表明文中设计的共享存储式容错型高速并行总线彻底解决了目前总线速度慢、通信数据量小以及可靠性低的缺点。

一种基于高速并行A/D转换的激光Z扫描的高频窄脉冲信号幅值测量系统的设计

提出了一种基于激光Z扫描的高频窄先脉冲信号幅值测量的电路设计，采用MAX964进行高速并行A／D转换．并以AT89C52单片机作为处理器，通过RS232C串行口通讯，实现对高频窄脉冲激光信号幅值测量数据实时采集。给出实验采集的多组数据，通过对实验数据的分析，说明该设计可准确测量宽度约4～5ns高频窄激光脉冲信号的幅度，测量误差约为：±3％～±5％，由此使Z扫描实验系统大大简化。

Unfolding算法实现的高速并行CRC电路的VLSI设计

文章通过分析Unfolding算法和被广泛应用的串行CRC校验电路,提出了一种新的高速并行CRC电路,给出了推导过程,并对它的优缺点进行了讨论。

基于ADSP21160的高速并行信号处理板的设计

介绍了利用4片ADSP21160处理器设计的雷达高速并行信号处理板。整板的峰值运算能力达2400MFLOPS,处理板间可通过链接口及VME总线接口进行通信,板间数据吞吐量达1280MByte/s,基于该信号处理板易于构成完整的高性能并行信号处理系统。该板运用高速电路设计方法来设计电路,进行信号完整性分析和仿真,保证了设计的质量。

高速并行遥测数据转RS422长线传输的设计

文中主要介绍了一种基于FPGA的将高速并行遥测数据(BMK)转为RS422传输协议进行长线传输的设计。在半实物仿真测试中,要求数据采集系统能够实时且准确的采集数据,将BMK转化为RS422协议传输后可以在保证其精度与速度的同时能够大大延长其传输距离。实际应用表明,此设计具有简捷经济、测试准确的特点,具有很好的实用价值。

采用FPGA实现的8位高速并行乘法器

利用 Altera公司的 MAX+ PLUSII软件及 FPGA器件中的 FLEX1 0 K1 0芯片来实现 8位并行乘法器。对设计的器件进行了仿真。结果表明本设计是正确的。采用 FPGA设计电路大大缩短了设计周期 。

基于高速并行LVDS总线在视频处理系统中的应用研究

在总线的应用分析的基础上,针对高速并行LVDS总线进行了仿真分析。首先建立了高速并行LVDS总线传输模型,对比了总线上各接收位置上信号的时域波形;然后进一步分析了各接收端抖动的变化情况,并深入讨论了造成抖动增大的主要原因和改进总线设计的方法,该结论对高速并行LVDS总线的设计提供了有效的预估和指导。

基于FPGA的高速并行DVB-S2标准LDPC译码

最新的CCSDS、DVB-S2等相关卫星标准都采用低密度校验(Low Density Parity Code,LDPC)码,其中DVB-S2中LDPC码由于码字长、码率多,不易于硬件实现。文章针对该码校验矩阵特性,给出一种基于改进最小和算法的高速并行译码器的FPGA实现方案。方案采用180并行,6bit位宽,在20次迭代下,基于Xilinx SC5VSX95T芯片的测试表明:设计方案支持200 MHz的时钟频率。

星载存储器吞吐率瓶颈与高速并行缓存机制

为解决目前星载存储器无法有效支持多路高速数据并行存储的问题,针对载荷数据高速输入需求,对基于NAND Flash的固态存储器的吞吐率瓶颈进行分析,根据固态存储器的固有写操作特性对有效吞吐率的影响,提出了四级流水线操作和总线并行扩展方案;针对多通道数据并行存储、流水线加载连续性等需求,对使用现场可编程门阵列FPGA(Field-Programmable Gate Array)内部双端口随机存取存储器RAM(Random access memory)、外置静态随机存取存储器SRAM(Static Random Acess Memory)等已有缓存方案的不足进行分析,完成了基于同步动态随机存储器SDRAM(Synchronous Dynamic Random Access Memory)的方案可行性分析与新型存储单元架构设计,最终提出了基于SDRAM的高速多通道缓存与存储协同调度方案.模型仿真与原型功能验证结果表明,方案在极限工况下可将4路高速文件数据连续并行接收缓存至SDRAM中,并可根据各分区缓存状态将文件数据按优先级自主动态写入Flash中,期间缓存无溢出,并最终进入常规动态平衡调度状态,实现了对多路高速载荷数据的并行接收缓存和自主调度存储,且存储器的数据吞吐率可达1.2Gbps,能够满足未来星载存储器对多路高速载荷数据存储的需求.

高速并行信号处理系统的设计

实时信号分析系统要求具有处理大量数据的能力,以保证系统的实时性。基于某重点工程项目,采用Altera公司的新型现场可编程门阵列(FPGA)和AD公司的新型ADSP-TS101S系统,对于高速实时并行处理进行了研究,设计实现了一种新的高速数据并行分析系统,并介绍了DSP的操作流程。该系统能对输入信号的频谱进行分析,并已测试成功,应用于某雷达监测系统。构建的FPGA+DSP处理系统的结构灵活,有较强的通用性,并适于模块化设计,同时其开发周期较短,系统易于维护和扩展。