DDR4高速并行总线的信号完整性仿真研究

文章主要采用仿真测试的方式,对反射与串扰两种影响DDR4高速并行总线信号完整性的因素进行重点分析,并找出提升信号完整性的PCB布线方法,旨在为高速并行总线信号完整性问题的解决带来启发。

一种共享存储式容错型高速并行总线的设计

随着自动化领域对控制系统的控制速度越来越精准和高效,产品的可靠性要求越来越高,总线技术作为PLC产品的技术关键点,已成为实现PLC产品国产化的技术瓶颈;文中提出了一种共享存储式容错型高速并行总线的新型方法,利用特定内存区域作为共享存储区,实现节点间的大容量数据交互,同时在各节点的接口端设计了硬件容错电路,保证了节点设备的可靠性和传输过程中数据的正确性,实现各节点间的稳定通信;在完成理论计算和实验仿真的同时,此方案在相关产品上得到进一步的验证,结果表明文中设计的共享存储式容错型高速并行总线彻底解决了目前总线速度慢、通信数据量小以及可靠性低的缺点。

基于FPGA的内燃机车控制系统高速并行总线设计

介绍了利用FPGA来实现内燃机车控制系统高速并行总线的一种设计方案。详细阐述了它的结构、接口信号、功能模块以及寄存器。经过试验证明,此方案可以大大节省CPU的开销,提高系统整体的工作效率,满足系统的高实时性要求。

基于高速并行LVDS总线在视频处理系统中的应用研究

在总线的应用分析的基础上,针对高速并行LVDS总线进行了仿真分析。首先建立了高速并行LVDS总线传输模型,对比了总线上各接收位置上信号的时域波形;然后进一步分析了各接收端抖动的变化情况,并深入讨论了造成抖动增大的主要原因和改进总线设计的方法,该结论对高速并行LVDS总线的设计提供了有效的预估和指导。