基于FPGA的高速FIR数字滤波器设计的改进方法

在高速有限冲击响应(Finite Impulse Response,FIR)数字滤波器的设计中,随着滤波器阶数的增加,保持数据流速率和有效使用硬件资源成为设计的一个重点和难点。基于高速并行有限冲击响应数字滤波器的基本原理,提出了一种将位平面法、正则有符号系数(Canonical-Signed Digit,CSD)编码算法和抽取算法应用于并行有限冲击响应数字滤波器的改进方法。设计通过Matlab仿真,在Quartus II中编译、仿真、综合后下载到现场可编程门阵列(Field Programmable Gate Array,FPGA)中进行测试,结果显示,这种改进方法较好地解决了滤波器阶数和数据流速率与硬件资源之间的关系。