高速接口电路发送器的设计

阐述一种高速接口电路发送器的设计,采用分布式架构,包括输入数据接口、数据编码和调制模块、错误检测和纠正模块、缓冲和驱动模块,以及时钟和时序控制模块。通过该设计,能够实现高效可靠的数据传输。

一种基于片同步技术的高速接口电路设计方法

针对某合成孔径雷达系统的数据采集与形成模块，提出了一种基于现场可编程门阵列（FPGA）片同步（ChipSync）技术的高速数字接口电路设计方案。具体阐述了高速接口电路的结构框图、片同步技术的优点、高速接口电路时钟网络的分配和接口电路的详细设计方案。分析了时序余量以及数据同步，给出了系统调试方案以及实验结果。实验表明，当模／数变换器（ADc）的数据输出速率在50-600MHz范围之内时，ADC输出的数据能够可靠地锁存到FPGA内部。这种方案成功应用到某合成孔径雷达2400MHz采样率的数据采集与形成模块中。

应用于红外大面阵数据传输的接口电路设计

红外大面阵(2560×2048)数字读出电路对芯片数据接口有高速、低功耗、强驱动能力的需求。采用0.18μm互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺设计了4∶1并串转换电路、电平转换电路以及采用预加重技术的低压差分信号(Low Voltage Differential Signal,LVDS)驱动器电路。并串转换电路采用双沿采样的树形结构降低时钟频率,电平转换电路采用正反馈结构提升速度,LVDS驱动电路采用可编程电流大小的预加重副通路对主通路进行高频分量补偿,以保证驱动能力和提升高速信号的完整性。接口的数据传输速率可达到1 Gbit/s。当负载电容为2 pF时,一个通道的功耗为15.8 mW@1 Gbit/s;当负载电容为8 pF且打开预加重时,一个通道的功耗为19 mW@1Gbit/s,输出电压摆幅为350 mV,输出共模电平为1.21 V,LVDS驱动电路的所有参数均满足标准协议。

一种高速LVDS驱动电路的设计

介绍了一种采用0.18μm CMOS工艺制作的高速(500 MHz)LVDS驱动电路。分析了开关时序和共模反馈对电路的影响,采用开关控制信号整形电路和基于"主-从"结构的共模设置电路,得到适当的开关时序和较好的共模电平设置,使LVDS输出电路具有更小的过冲电压和更稳定的共模电平。该LVDS驱动电路用于1 GHz 14位高速D/A转换器芯片。样品电路测试结果表明,输出速率在500 MHz时,LVDS驱动电路的指标满足IEEE-1596 reduced range link标准。

一种基于CMOS工艺的Gbps高速LVDS发送电路

低压差分信号(LVDS)是用于高速低功耗数据传输的一种非常理想的传输技术。由于使用全差分技术和低电压摆幅,LVDS技术达到高速度的同时消耗的功耗非常小。设计了一种具有Gbps发送速度的LVDS发送电路。通过在输出采用闭环控制模式,使得LVDS输出共模电平和电压幅值被控制在一个合理的范围内。基于SMIC0.18μmCMOS工艺模型,采用Hspice仿真器对整个发送电路进行模拟,结果表明所设计的发送电路具有4Gbps发送速度,功耗仅为18.6mW。

面向芯粒间互连的低功耗发射机驱动设计

面向UCIe协议提出的芯粒间互连标准,设计与实验了一种面向芯粒(Chiplet)间互连的低功耗发射机驱动。该驱动电路采用了SST电压模驱动器,功耗仅为CML电流模驱动器结构的1/4。此外,该驱动电路基于可调前馈均衡技术,针对不同的信道衰减调整均衡强度,采用去加重均衡的方式提高发射信号质量,最终降低码间干扰。本文设计采用CMOS 28 nm工艺设计,前端仿真结果表明,在0.9 V电压供电时,最大均衡强度为-3.7 dB,当32 Gbps的NRZ信号通过21 mm的信道时(16 GHz奈奎斯特频率处衰减为-2.37 dB),选择合适均衡强度后,输出波形眼图眼高为253 mV(71.8%),眼宽为27 ps(87%),仿真功耗仅为4.0 mW。

一种28Gbps高速SERDES发射器

介绍了一种基于源串联终端(Source-Series Terminated)驱动结构的高速(28Gbps)SERDES发射器设计.详述了整个TX的架构与原理;采用数模混合控制的时钟占空比校准(DCC)电路,有效降低了DCD;并且改进了一种基于SST结构的阻抗调谐与加重均衡解耦的发射单元结构,大大降低了逻辑控制的复杂程度.该发射器电路可用于对传输速率要求在1 Gbps~28 Gbps的FPGA.设计采用了中芯国际14 nm FinFET工艺制作,样品测试结果显示,输出速率在28 Gbps速率下时,发射器指标满足PCIE 4.0协议标准.