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基于DDR2 SDRAM的高速大容量异步FIFO的设计与实现
被引量:
14
1
作者
徐欣
周舟
+1 位作者
李楠
孙兆林
《中国测试》
CAS
2009年第6期34-37,共4页
为了解决高速实时系统中海量数据的缓存问题,提出了一种基于DDR2 SDRAM的高速大容量异步FIFO设计方案。首先介绍了DDR2 SDRAM控制器和片上FIFO的原理与实现方法,基于DDR2 SDRAM的高带宽和分时复用技术设计了FIFO控制器的工作机制,最后...
为了解决高速实时系统中海量数据的缓存问题,提出了一种基于DDR2 SDRAM的高速大容量异步FIFO设计方案。首先介绍了DDR2 SDRAM控制器和片上FIFO的原理与实现方法,基于DDR2 SDRAM的高带宽和分时复用技术设计了FIFO控制器的工作机制,最后深入分析了FIFO控制器各部分的工作原理并对其进行了实验。经过测试,基于DDR2 SDRAM的FIFO实现了最高475MHz的总线速率,8~256位的总线位宽,2GB最大数据容量。该FIFO可以解决高速海量数据缓存的问题,在工程应用中有显著的参考价值。
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关键词
高速海量数据缓存
FIFO存储器
DDR2
SDRAM技术
FPGA技术
分时复用
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职称材料
题名
基于DDR2 SDRAM的高速大容量异步FIFO的设计与实现
被引量:
14
1
作者
徐欣
周舟
李楠
孙兆林
机构
国防科技大学电子科学与工程学院
出处
《中国测试》
CAS
2009年第6期34-37,共4页
文摘
为了解决高速实时系统中海量数据的缓存问题,提出了一种基于DDR2 SDRAM的高速大容量异步FIFO设计方案。首先介绍了DDR2 SDRAM控制器和片上FIFO的原理与实现方法,基于DDR2 SDRAM的高带宽和分时复用技术设计了FIFO控制器的工作机制,最后深入分析了FIFO控制器各部分的工作原理并对其进行了实验。经过测试,基于DDR2 SDRAM的FIFO实现了最高475MHz的总线速率,8~256位的总线位宽,2GB最大数据容量。该FIFO可以解决高速海量数据缓存的问题,在工程应用中有显著的参考价值。
关键词
高速海量数据缓存
FIFO存储器
DDR2
SDRAM技术
FPGA技术
分时复用
Keywords
High-speed mass data buffering
FIFO
DDR2 SDRAM
FPGA
Time-sharing
分类号
TP211.5 [自动化与计算机技术—检测技术与自动化装置]
TP333.1 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于DDR2 SDRAM的高速大容量异步FIFO的设计与实现
徐欣
周舟
李楠
孙兆林
《中国测试》
CAS
2009
14
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